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公开(公告)号：CN119031716A
公开(公告)日：2024-11-26
申请号：CN202310586629.8
申请日：2023-05-19
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
Abstract: 本公开实施例提供一种半导体器件及其制备方法，其中，半导体器件包括：衬底；衬底至少包括器件区，且衬底表面形成有堆叠结构；多个栅极，位于器件区；沿第三方向贯穿堆叠结构，且沿第一方向和第二方向阵列排布；沿第一方向延伸、且沿第二方向间隔排布的多个隔离结构；隔离结构位于沿第二方向相邻的每两个栅极之间；多条第一金属线，沿第一方向和第二方向间隔排布；每一第一金属线与位于隔离结构沿第二方向两侧的两个栅极连接；多条第二金属线，沿第二方向延伸、且沿第一方向间隔排布；沿第一方向排列的每两条第二金属线对应连接至沿第二方向依次排列的一列第一金属线，且沿第二方向依次排列的相邻的两个第一金属线连接至不同的第二金属线。
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公开(公告)号：CN118890898A
公开(公告)日：2024-11-01
申请号：CN202310454386.2
申请日：2023-04-24
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
IPC: H10B12/00
Abstract: 本公开涉及一种三维存储器及其制备方法。所述三维存储器包括：存储阵列结构和周边结构。存储阵列结构包括交替层叠的多个隔离层和多个半导体层。周边结构设置于所述存储阵列结构的周侧。周边结构包括至少一个阶梯结构和多个位线。阶梯结构包括多个导电台阶。导电台阶与半导体层对应连接。位线设置于对应导电台阶的上表面，并沿垂直于所述上表面的方向延伸。所述三维存储器及其制备方法有利于进一步提升三维存储器的存储密度及存储容量。
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公开(公告)号：CN115188759B
公开(公告)日：2024-07-16
申请号：CN202110360663.4
申请日：2021-04-02
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
IPC: H10B12/00
Abstract: 本发明公开了一种电容器阵列结构及制备方法，电容器阵列结构的制备方法包括：在形成第一电容孔的步骤之后，提供包括依次层叠的第二衬底、第二支撑层及第二牺牲层的键合晶圆，并将键合晶圆键合于叠层结构上，其中，第二牺牲层远离第二支撑层的表面为键合面；形成第二电容孔，第二电容孔至少沿厚度方向贯穿键合晶圆，以暴露出第一电容孔，以使第一电容孔和第二电容孔相连通。采用晶圆键合工艺，有效降低刻蚀电容工艺的难度，使得在降低电容线宽的同时，增加电容高度，提高存储电容的容量和DRAM存储密度。
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公开(公告)号：CN117460246A
公开(公告)日：2024-01-26
申请号：CN202210823711.3
申请日：2022-07-14
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
IPC: H10B12/00
Abstract: 本公开提供一种半导体结构的制作方法及半导体结构，涉及半导体技术领域，半导体结构的制作方法包括，提供衬底；形成多个初始有源层，初始有源层沿第一方向延伸，多个初始有源层沿第二方向、第三方向阵列，第一方向、第二方向平行于衬底的顶面，第三方向垂直于衬底的顶面；形成多个字线，每个字线沿第三方向延伸，每个字线覆盖沿第三方向排列的初始有源层的部分侧壁；在初始有源层的第一端形成有源台阶；去除每个初始有源层的部分结构形成有源层，有源层保留有源台阶；形成电容结构；形成位线。在本公开中，半导体结构具有可不断增加的存储密度，克服了半导体芯片因尺寸微缩导致存储密度难以继续增加的问题，为半导体芯片的发展提供了新的方向。
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公开(公告)号：CN117279366A
公开(公告)日：2023-12-22
申请号：CN202210680843.5
申请日：2022-06-15
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
IPC: H10B12/00
Abstract: 本公开提供一种半导体结构以及该半导体结构的制造方法，半导体结构包括：第一衬底以及形成于第一衬底上的位线，位线沿第一方向延伸，多条位线在第二方向上平行，第二方向与第一方向垂直；柱形结构，在第三方向上延伸，柱形结构临近第一衬底的一端电性连接位线，柱形结构包括互不相连的第一有源区和第二有源区，第三方向与第一方向和第二方向均垂直；隔离结构，位于第一有源区和第二有源区之间，沿第二方向延伸；第一字线和第二字线，第一字线贴合第一有源区，第二字线贴合第二有源区，其中，第一字线和第二字线均沿第二方向延伸；第一电容和第二电容，第一电容电性连接第一有源区，第二电容电性连接第二有源区。本公开实施例可以提高存储单元的密度。
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Patent Agency Ranking
公开(公告)号：CN116390490B
公开(公告)日：2023-10-17
申请号：CN202310647325.8
申请日：2023-06-02
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
Abstract: 本申请涉及一种半导体结构的制备方法。半导体结构的制备方法包括：提供基底；提供衬底；于衬底的表面形成外延叠层，外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层；于外延叠层内形成沟道孔；于沟道孔的侧壁形成第一导电类型的第一沟道层，并于第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；第二外延牺牲层与第一沟道层的刻蚀选择比大于1；第二沟道层的掺杂浓度大于第一沟道层的掺杂浓度，第二导电类型与第一导电类型不同。本申请的半导体结构的制备方法在后续对外延叠层进行刻蚀时，不会造成第一沟道层和第二沟道层被刻蚀破坏，进一步帮助提升沟道结构的完整性，以提升存储器件的性能。
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公开(公告)号：CN116193865B
公开(公告)日：2023-09-19
申请号：CN202310462716.2
申请日：2023-04-26
Applicant: 长鑫存储技术有限公司
Abstract: 本公开提供了一种半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，在衬底上形成叠层结构；在叠层结构内形成沟道孔；在沟道孔内形成第一半导体层；对第一半导体层进行离子掺杂，以使第一半导体层内的离子掺杂浓度沿第一方向递减，第一方向为垂直于第一半导体层的侧壁且由第一半导体层的侧壁指向沟道孔的侧壁方向；在第一方向上减薄第一半导体层，以形成第一沟道层。本公开提供的形成方法可以控制第一沟道层内的离子掺杂浓度，进而控制流经器件的电流大小，提高了器件的性能。
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公开(公告)号：CN116761419A
公开(公告)日：2023-09-15
申请号：CN202210201952.4
申请日：2022-03-02
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本申请提供一种三维半导体结构和三维半导体结构的制备方法，涉及半导体制造技术领域，以解决存储器的存储密度较低的问题。该三维半导体结构包括衬底；堆叠结构，所述堆叠结构位于所述衬底上，所述堆叠结构包括沿第一方向堆叠的多个浮体单元阵列，并在所述第一方向上，多个所述浮体单元阵列之间相互连接且电性隔离；位线，所述位线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接；输出线，所述输出线贯穿所述堆叠结构，并与所述浮体单元阵列电性连接；字线，所述字线与所述浮体单元阵列电性连接。本申请能够使浮体单元阵列实现更小的特征尺寸，优化了体单元阵列的排布，从而提高三维半导体结构的存储密度。
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公开(公告)号：CN116489989A
公开(公告)日：2023-07-25
申请号：CN202210038578.0
申请日：2022-01-13
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
IPC: H10B12/00
Abstract: 本公开实施例涉及半导体领域，提供一种半导体结构及半导体结构的制备方法，半导体结构包括：基底，基底内具有沿第一方向延伸的位线；有源柱，有源柱位于位线上，有源柱的底面与位线相接触且有源柱内掺杂有N型元素；反型区，反型区位于有源柱的侧面，反型区内掺杂有P型元素；介电层以及沿第二方向延伸的字线，介电层以及字线包覆部分反型区，介电层位于字线与反型区之间，至少有利于简化工艺并提高存储密度。
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公开(公告)号：CN116456713A
公开(公告)日：2023-07-18
申请号：CN202210010114.9
申请日：2022-01-06
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
IPC: H10B12/00
Abstract: 本发明提供了一种半导体器件的制造方法及半导体器件；该方法包括：提供第一衬底；在所述第一衬底上形成存储单元阵列结构；在所述存储单元阵列结构上方形成绝缘材料层；在所述绝缘材料层上形成第二衬底；在所述第二衬底上形成外围电路的晶体管。本申请的方案采用存储阵列在底部、外围电路在顶部的上下分布方式，从而减少了外围电路所占用的半导体器件的面积，使相同面积的半导体器件上能够容纳更多的存储单元，提高了半导体器件的存储密度。
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