-
公开(公告)号：CN119277789A
公开(公告)日：2025-01-07
申请号：CN202310826763.0
申请日：2023-07-06
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本公开涉及NOR型存储器件及其制造方法。该NOR型存储器件包括：沿竖直方向交替堆叠的至少两个源/漏接触层和至少一个隔离层；竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构；以及位于所述栅极结构外周的半导体层；其中，分别紧邻所述隔离层上方和下方的两个源/漏接触层被分别连接到两个位线/源极线，并且与所述栅极结构和所述半导体层形成一个存储晶体管。本公开如上所述地提出了一种新型的竖直堆叠的NOR型存储器件结构，其提高了存储阵列的集成密度且结构简单、制造工艺简单易行。
-
公开(公告)号：CN113129940B
公开(公告)日：2025-02-07
申请号：CN201911393976.9
申请日：2019-12-30
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本发明实施例公开了一种闪存及其制造方法，闪存包括：多个闪存单元、多个位线单元和多条字线，闪存单元具有第一源漏区、第二源漏区和控制栅；一条字线与一行闪存单元中每个闪存单元的控制栅分别电连接，一列闪存单元与一个位线单元电连接，一个位线单元包括一条第一位线和一条第二位线；一列闪存单元，奇数位闪存单元的第一源漏区和偶数位闪存单元的第一源漏区均共同连接至对应位线单元的第一位线，奇数位闪存单元的第二源漏区和偶数位闪存单元的第二源漏区均共同连接至对应位线单元的第二位线，其中，一列闪存单元的第一源漏区注入形成第一位线，一列闪存单元的第二源漏区注入形成第二位线。本发明实施例中，缩小了闪存的面积。
-
公开(公告)号：CN119156009A
公开(公告)日：2024-12-17
申请号：CN202310723595.2
申请日：2023-06-16
Applicant: 兆易创新科技集团股份有限公司 , 上海格易电子有限公司
IPC: H10B41/30 , H01L21/336 , H01L29/788
Abstract: 本公开提供了一种半导体结构及其制造方法，涉及半导体制造工艺技术领域。该方法包括：提供衬底，衬底上形成有存储区域，存储区域形成有存储晶体管的栅极结构；对对应于存储晶体管源极的存储区域的衬底上部，通过第一制备工艺形成存储晶体管的源极；通过第二制备工艺形成存储晶体管的漏极触点和源极触点，其中，第一制备工艺与第二制备工艺不同。本公开能够有效降低半导体结构存储单元的尺寸。
-
公开(公告)号：CN118829200A
公开(公告)日：2024-10-22
申请号：CN202310431053.8
申请日：2023-04-20
Applicant: 兆易创新科技集团股份有限公司
IPC: H10B12/00
Abstract: 本发明提供一种电容结构、存储器及其制造方法，能够将电容孔处的内外电容分开做，先在电容孔中做好内电容后再去除膜堆叠结构中的牺牲层，由此可以利用内电容的三层结构来极大地提高去除牺牲层后的框架的整体结构稳定性，进而使得最终制造的电容结构整体上具有更高的结构稳定性。基于本发明更稳定的电容结构，能够有更大潜力做出更高深宽比的电容结构，进而获得更高的电容容量，由此在不降低电容容量的前提下提高电容结构的稳定性，或者，在同样电容稳定性的状况下提高电容容量。
-
Patent Agency Ranking
公开(公告)号：CN119314538A
公开(公告)日：2025-01-14
申请号：CN202310847579.4
申请日：2023-07-11
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本申请提供一种存储器阵列及存储器，包括：沿第一方向延伸的多条第一控制信号线；沿第二方向延伸的多条位线，第一方向与第二方向相交；以及多条有源区，有源区设置有存储单元对，存储单元对包括第一区域、第二区域、沟道区域以及第一栅极，第一区域和第二区域分别连接于沟道区域的相对两侧，第一栅极位于沟道区域的一侧并与沟道区域重叠，多条有源区设置的多个存储单元对包括多行存储单元对，一行存储单元对包括沿第一方向排布的至少两个存储单元对，一行存储单元对的至少两个存储单元对的第一栅极与第一控制信号线连接；在第一方向上相邻两个存储单元对中，与一个存储单元对连接的两条位线中的任意一者不同于与另一个存储单元对连接的两条位线。
-
公开(公告)号：CN118829221A
公开(公告)日：2024-10-22
申请号：CN202310429621.0
申请日：2023-04-20
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本公开涉及NOR型存储阵列、NOR型存储器和电子设备。该NOR型存储阵列包括：在水平面上排列成n行与m列的多个竖直存储组，其中，一个竖直存储组包括至少h个竖直堆叠的存储晶体管，其中，n、m和h均为大于1的自然数，其中，一个竖直存储组中的存储晶体管共用一个竖直延伸的柱状栅极结构，同一行的各个竖直存储组的柱状栅极结构中的部分或全部连接同一字线，同一列的各个竖直存储组中位于同一堆叠层级的存储晶体管中的部分或全部连接同一位线，以及相邻列的竖直存储组之间设置有用于隔离相邻列的存储晶体管的有源区和位线的隔离部。本公开如上所述地提出了一种新型的三维排列的NOR型存储阵列结构，其提高了存储阵列的集成密度且结构简单。
-
公开(公告)号：CN220476237U
公开(公告)日：2024-02-09
申请号：CN202321769019.3
申请日：2023-07-06
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本公开涉及NOR型存储器件。该NOR型存储器件包括：沿竖直方向交替堆叠的至少两个源/漏接触层和至少一个隔离层；竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构；以及位于所述栅极结构外周的半导体层；其中，分别紧邻所述隔离层上方和下方的两个源/漏接触层被分别连接到两个位线/源极线，并且与所述栅极结构和所述半导体层形成一个存储晶体管。本公开如上所述地提出了一种新型的竖直堆叠的NOR型存储器件结构，其提高了存储阵列的集成密度且结构简单、制造工艺简单易行。
-
公开(公告)号：CN220491612U
公开(公告)日：2024-02-13
申请号：CN202321817352.7
申请日：2023-07-11
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本申请提供一种存储器阵列及存储器，包括：多条间隔设置的第一控制信号线；多条间隔设置的位线，与多条第一控制信号线相交；以及多条间隔设置的有源区，与第一控制信号线以及位线相交，有源区设置有包括两个存储单元以及第一栅极的存储单元对，两个存储单元共用第一栅极，第一栅极与第一控制信号线连接，一个存储单元对与两条位线连接，有源区与第一控制信号线之间的夹角大于0度且小于90度。
-
公开(公告)号：CN220474340U
公开(公告)日：2024-02-09
申请号：CN202321816357.8
申请日：2023-07-11
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本申请提供一种存储器阵列及存储器，包括：间隔排布的多条位线；间隔排布的多条有源区，相邻两条有源区之间设置有隔离区，有源区设置有包括两个存储单元的存储单元对，存储单元对包括第一区域、第二区域以及位于第一区域和第二区域之间的沟道区域，一个存储单元对与两条位线连接；其中，一条位线与一条有源区重叠，或者，一条位线与相邻两条有源区以及相邻两条有源区之间的隔离区重叠。
-
-
-
-
-
-
-
-
Search Results
9
records
(took 0.065 seconds)
