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公开(公告)号：CN119156009A
公开(公告)日：2024-12-17
申请号：CN202310723595.2
申请日：2023-06-16
Applicant: 兆易创新科技集团股份有限公司 , 上海格易电子有限公司
IPC: H10B41/30 , H01L21/336 , H01L29/788
Abstract: 本公开提供了一种半导体结构及其制造方法，涉及半导体制造工艺技术领域。该方法包括：提供衬底，衬底上形成有存储区域，存储区域形成有存储晶体管的栅极结构；对对应于存储晶体管源极的存储区域的衬底上部，通过第一制备工艺形成存储晶体管的源极；通过第二制备工艺形成存储晶体管的漏极触点和源极触点，其中，第一制备工艺与第二制备工艺不同。本公开能够有效降低半导体结构存储单元的尺寸。
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公开(公告)号：CN113394163B
公开(公告)日：2024-08-13
申请号：CN202010174821.2
申请日：2020-03-13
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
IPC: H01L21/768 , H01L21/28
Abstract: 本申请公开了一种半导体器件的制造方法，该制造方法包括：在衬底上形成栅极结构；在衬底中形成掺杂区，掺杂区至少位于栅极结构的一侧；形成覆盖衬底与栅极结构的绝缘结构；去除绝缘结构的第一部分，以便于形成第一凹部，第一凹部自绝缘结构的表面向衬底延伸至第一预设深度且与掺杂区的位置对应；以及经第一凹部去除绝缘结构的第二部分，以便于形成贯穿绝缘结构的第一接触孔，至少部分掺杂区被第一接触孔暴露。通过分步去除绝缘结构的第一部分与第二部分形成了穿过绝缘结构的第一接触孔，降低了形成第一接触孔的工艺难度，使得第一接触孔不仅可以到达衬底，并且保证了第一接触孔的形貌正常，从而提高了器件的可靠性。
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公开(公告)号：CN110021604B
公开(公告)日：2023-12-01
申请号：CN201910304936.6
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。本发明实施例提供的存储器具有较低的功耗和较高的良品率以及可靠性。
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公开(公告)号：CN109935592B
公开(公告)日：2023-12-01
申请号：CN201910305735.8
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；位于浅槽隔离区对应的衬底基板一侧的隔离层，隔离层内形成有凹槽结构；位于有源区对应的衬底基板一侧的第一浮栅；位于第一浮栅和凹槽结构内壁表面上的第二浮栅，第二浮栅在凹槽结构的底面位置断开连接；位于第二浮栅上的介质层，介质层覆盖暴露在第二浮栅外的隔离层；位于介质层上的控制栅。本发明实施例提供的存储器具有功耗低的优势。
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公开(公告)号：CN108878644B
公开(公告)日：2024-08-16
申请号：CN201710329223.6
申请日：2017-05-11
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明实施例提供了一种NOR型阻变存储器及制备方法，包括：自下而上多个层叠设置的第一电极，第一电极之间设置有层间介质层，层间介质层延伸至第一电极的外侧，并包裹多个第一电极；贯穿多个层叠设置，以及层间介质层的至少一个第一通孔；第一通孔的孔壁上设置有阻变材料；设置在第一通孔内，且由阻变材料包裹的第二电极，第二电极与对应的字线电连接；本发明实施例提供了一种NOR型阻变存储器及制备方法，通过设置下电极包裹阻变材料，阻变材料与上电极包裹的结构，来实现数据的存储，可以制造出集成度更高的存储器，且制备工艺简单，成本降低。
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Patent Agency Ranking
公开(公告)号：CN118368896A
公开(公告)日：2024-07-19
申请号：CN202310096960.1
申请日：2023-01-18
Applicant: 兆易创新科技集团股份有限公司
IPC: H10B41/00
Abstract: 本申请公开了一种半导体存储结构及其制作方法、存储装置，该半导体存储结构包括：衬底，衬底的上表面上形成有沟槽；第一氧化层，形成于沟槽内，第一氧化层覆盖沟槽的侧壁和底壁；浮栅，形成于沟槽内，浮栅的上表面低于衬底的上表面；控制栅，形成于沟槽内，控制栅的上表面低于衬底的上表面；漏源区，形成于沟槽的两侧。通过上述方式，能够在保证沟道长度的同时，使得整体的半导体存储结构占用更小的衬底面积。
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公开(公告)号：CN119314538A
公开(公告)日：2025-01-14
申请号：CN202310847579.4
申请日：2023-07-11
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本申请提供一种存储器阵列及存储器，包括：沿第一方向延伸的多条第一控制信号线；沿第二方向延伸的多条位线，第一方向与第二方向相交；以及多条有源区，有源区设置有存储单元对，存储单元对包括第一区域、第二区域、沟道区域以及第一栅极，第一区域和第二区域分别连接于沟道区域的相对两侧，第一栅极位于沟道区域的一侧并与沟道区域重叠，多条有源区设置的多个存储单元对包括多行存储单元对，一行存储单元对包括沿第一方向排布的至少两个存储单元对，一行存储单元对的至少两个存储单元对的第一栅极与第一控制信号线连接；在第一方向上相邻两个存储单元对中，与一个存储单元对连接的两条位线中的任意一者不同于与另一个存储单元对连接的两条位线。
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公开(公告)号：CN118829221A
公开(公告)日：2024-10-22
申请号：CN202310429621.0
申请日：2023-04-20
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本公开涉及NOR型存储阵列、NOR型存储器和电子设备。该NOR型存储阵列包括：在水平面上排列成n行与m列的多个竖直存储组，其中，一个竖直存储组包括至少h个竖直堆叠的存储晶体管，其中，n、m和h均为大于1的自然数，其中，一个竖直存储组中的存储晶体管共用一个竖直延伸的柱状栅极结构，同一行的各个竖直存储组的柱状栅极结构中的部分或全部连接同一字线，同一列的各个竖直存储组中位于同一堆叠层级的存储晶体管中的部分或全部连接同一位线，以及相邻列的竖直存储组之间设置有用于隔离相邻列的存储晶体管的有源区和位线的隔离部。本公开如上所述地提出了一种新型的三维排列的NOR型存储阵列结构，其提高了存储阵列的集成密度且结构简单。
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公开(公告)号：CN220491612U
公开(公告)日：2024-02-13
申请号：CN202321817352.7
申请日：2023-07-11
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本申请提供一种存储器阵列及存储器，包括：多条间隔设置的第一控制信号线；多条间隔设置的位线，与多条第一控制信号线相交；以及多条间隔设置的有源区，与第一控制信号线以及位线相交，有源区设置有包括两个存储单元以及第一栅极的存储单元对，两个存储单元共用第一栅极，第一栅极与第一控制信号线连接，一个存储单元对与两条位线连接，有源区与第一控制信号线之间的夹角大于0度且小于90度。
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公开(公告)号：CN220474340U
公开(公告)日：2024-02-09
申请号：CN202321816357.8
申请日：2023-07-11
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本申请提供一种存储器阵列及存储器，包括：间隔排布的多条位线；间隔排布的多条有源区，相邻两条有源区之间设置有隔离区，有源区设置有包括两个存储单元的存储单元对，存储单元对包括第一区域、第二区域以及位于第一区域和第二区域之间的沟道区域，一个存储单元对与两条位线连接；其中，一条位线与一条有源区重叠，或者，一条位线与相邻两条有源区以及相邻两条有源区之间的隔离区重叠。
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