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公开(公告)号：CN108878644B
公开(公告)日：2024-08-16
申请号：CN201710329223.6
申请日：2017-05-11
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明实施例提供了一种NOR型阻变存储器及制备方法，包括：自下而上多个层叠设置的第一电极，第一电极之间设置有层间介质层，层间介质层延伸至第一电极的外侧，并包裹多个第一电极；贯穿多个层叠设置，以及层间介质层的至少一个第一通孔；第一通孔的孔壁上设置有阻变材料；设置在第一通孔内，且由阻变材料包裹的第二电极，第二电极与对应的字线电连接；本发明实施例提供了一种NOR型阻变存储器及制备方法，通过设置下电极包裹阻变材料，阻变材料与上电极包裹的结构，来实现数据的存储，可以制造出集成度更高的存储器，且制备工艺简单，成本降低。
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公开(公告)号：CN110021604B
公开(公告)日：2023-12-01
申请号：CN201910304936.6
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。本发明实施例提供的存储器具有较低的功耗和较高的良品率以及可靠性。
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公开(公告)号：CN109935592B
公开(公告)日：2023-12-01
申请号：CN201910305735.8
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；位于浅槽隔离区对应的衬底基板一侧的隔离层，隔离层内形成有凹槽结构；位于有源区对应的衬底基板一侧的第一浮栅；位于第一浮栅和凹槽结构内壁表面上的第二浮栅，第二浮栅在凹槽结构的底面位置断开连接；位于第二浮栅上的介质层，介质层覆盖暴露在第二浮栅外的隔离层；位于介质层上的控制栅。本发明实施例提供的存储器具有功耗低的优势。
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公开(公告)号：CN119156009A
公开(公告)日：2024-12-17
申请号：CN202310723595.2
申请日：2023-06-16
Applicant: 兆易创新科技集团股份有限公司 , 上海格易电子有限公司
IPC: H10B41/30 , H01L21/336 , H01L29/788
Abstract: 本公开提供了一种半导体结构及其制造方法，涉及半导体制造工艺技术领域。该方法包括：提供衬底，衬底上形成有存储区域，存储区域形成有存储晶体管的栅极结构；对对应于存储晶体管源极的存储区域的衬底上部，通过第一制备工艺形成存储晶体管的源极；通过第二制备工艺形成存储晶体管的漏极触点和源极触点，其中，第一制备工艺与第二制备工艺不同。本公开能够有效降低半导体结构存储单元的尺寸。
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公开(公告)号：CN113394163B
公开(公告)日：2024-08-13
申请号：CN202010174821.2
申请日：2020-03-13
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
IPC: H01L21/768 , H01L21/28
Abstract: 本申请公开了一种半导体器件的制造方法，该制造方法包括：在衬底上形成栅极结构；在衬底中形成掺杂区，掺杂区至少位于栅极结构的一侧；形成覆盖衬底与栅极结构的绝缘结构；去除绝缘结构的第一部分，以便于形成第一凹部，第一凹部自绝缘结构的表面向衬底延伸至第一预设深度且与掺杂区的位置对应；以及经第一凹部去除绝缘结构的第二部分，以便于形成贯穿绝缘结构的第一接触孔，至少部分掺杂区被第一接触孔暴露。通过分步去除绝缘结构的第一部分与第二部分形成了穿过绝缘结构的第一接触孔，降低了形成第一接触孔的工艺难度，使得第一接触孔不仅可以到达衬底，并且保证了第一接触孔的形貌正常，从而提高了器件的可靠性。
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Patent Agency Ranking
公开(公告)号：CN119277789A
公开(公告)日：2025-01-07
申请号：CN202310826763.0
申请日：2023-07-06
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本公开涉及NOR型存储器件及其制造方法。该NOR型存储器件包括：沿竖直方向交替堆叠的至少两个源/漏接触层和至少一个隔离层；竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构；以及位于所述栅极结构外周的半导体层；其中，分别紧邻所述隔离层上方和下方的两个源/漏接触层被分别连接到两个位线/源极线，并且与所述栅极结构和所述半导体层形成一个存储晶体管。本公开如上所述地提出了一种新型的竖直堆叠的NOR型存储器件结构，其提高了存储阵列的集成密度且结构简单、制造工艺简单易行。
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公开(公告)号：CN118368896A
公开(公告)日：2024-07-19
申请号：CN202310096960.1
申请日：2023-01-18
Applicant: 兆易创新科技集团股份有限公司
IPC: H10B41/00
Abstract: 本申请公开了一种半导体存储结构及其制作方法、存储装置，该半导体存储结构包括：衬底，衬底的上表面上形成有沟槽；第一氧化层，形成于沟槽内，第一氧化层覆盖沟槽的侧壁和底壁；浮栅，形成于沟槽内，浮栅的上表面低于衬底的上表面；控制栅，形成于沟槽内，控制栅的上表面低于衬底的上表面；漏源区，形成于沟槽的两侧。通过上述方式，能够在保证沟道长度的同时，使得整体的半导体存储结构占用更小的衬底面积。
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公开(公告)号：CN113394163A
公开(公告)日：2021-09-14
申请号：CN202010174821.2
申请日：2020-03-13
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/768 , H01L21/28
Abstract: 本申请公开了一种半导体器件的制造方法，该制造方法包括：在衬底上形成栅极结构；在衬底中形成掺杂区，掺杂区至少位于栅极结构的一侧；形成覆盖衬底与栅极结构的绝缘结构；去除绝缘结构的第一部分，以便于形成第一凹部，第一凹部自绝缘结构的表面向衬底延伸至第一预设深度且与掺杂区的位置对应；以及经第一凹部去除绝缘结构的第二部分，以便于形成贯穿绝缘结构的第一接触孔，至少部分掺杂区被第一接触孔暴露。通过分步去除绝缘结构的第一部分与第二部分形成了穿过绝缘结构的第一接触孔，降低了形成第一接触孔的工艺难度，使得第一接触孔不仅可以到达衬底，并且保证了第一接触孔的形貌正常，从而提高了器件的可靠性。
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公开(公告)号：CN110391243A
公开(公告)日：2019-10-29
申请号：CN201810347984.9
申请日：2018-04-18
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11551 , H01L27/11526
Abstract: 本发明公开了一种存储器的制备方法和存储器。该方法包括：提供经过抛光的具有有源层、浅沟道隔离结构和浮栅的半导体基底，其中，半导体基底划分为存储单元区和外围电路区；采用光刻工艺在所述外围电路区形成光刻胶层；采用湿法刻蚀工艺在存储单元区的浮栅之间的浅沟道隔离结构上形成第一凹槽；去除光刻胶层以及第一凹槽内残留的光刻胶；采用干法刻蚀工艺刻蚀第一凹槽形成第二凹槽，其中，第二凹槽的底部高于浮栅的底部；在存储单元区形成依次层叠的层间绝缘层和控制栅，以及在外围电路区形成外围栅极。本发明实施例在进行干法刻蚀前，不在外围电路区设置光刻胶层，可以省去去除光刻胶的工艺，简化了存储器的制备流程，提高了制备效率。
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公开(公告)号：CN110335867A
公开(公告)日：2019-10-15
申请号：CN201810186542.0
申请日：2018-03-07
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/115 , H01L27/11517
Abstract: 本发明公开了一种NOR闪存器件及其制备方法，其中，NOR闪存器件，包括依次层叠的衬底、隧穿氧化层、浮栅层、介电层和控制栅层；至少一个贯穿控制栅层和介电层的浮栅过孔，浮栅过孔位于有源区，用于暴露出浮栅层，以引出浮栅电极；至少一个有源区阻挡结构，有源区阻挡结构设置于衬底和介电层之间，用于在对浮栅层的化学机械抛光工艺中，减少浮栅过孔暴露出的浮栅层的磨损。本发明的技术方案，通过增设有源区阻挡结构，可以有效的降低化学机械抛光工艺对其周围浮栅层的抛光速率，增加其周围浮栅层的厚度，可以避免由于浮栅层过薄而导致NOR闪存器件出现漏电或击穿的现象，提高了NOR闪存器件的可靠性。
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