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公开(公告)号：CN108878644B
公开(公告)日：2024-08-16
申请号：CN201710329223.6
申请日：2017-05-11
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明实施例提供了一种NOR型阻变存储器及制备方法，包括：自下而上多个层叠设置的第一电极，第一电极之间设置有层间介质层，层间介质层延伸至第一电极的外侧，并包裹多个第一电极；贯穿多个层叠设置，以及层间介质层的至少一个第一通孔；第一通孔的孔壁上设置有阻变材料；设置在第一通孔内，且由阻变材料包裹的第二电极，第二电极与对应的字线电连接；本发明实施例提供了一种NOR型阻变存储器及制备方法，通过设置下电极包裹阻变材料，阻变材料与上电极包裹的结构，来实现数据的存储，可以制造出集成度更高的存储器，且制备工艺简单，成本降低。
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公开(公告)号：CN110021604B
公开(公告)日：2023-12-01
申请号：CN201910304936.6
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。本发明实施例提供的存储器具有较低的功耗和较高的良品率以及可靠性。
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公开(公告)号：CN109935592B
公开(公告)日：2023-12-01
申请号：CN201910305735.8
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 兆易创新科技集团股份有限公司
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；位于浅槽隔离区对应的衬底基板一侧的隔离层，隔离层内形成有凹槽结构；位于有源区对应的衬底基板一侧的第一浮栅；位于第一浮栅和凹槽结构内壁表面上的第二浮栅，第二浮栅在凹槽结构的底面位置断开连接；位于第二浮栅上的介质层，介质层覆盖暴露在第二浮栅外的隔离层；位于介质层上的控制栅。本发明实施例提供的存储器具有功耗低的优势。
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公开(公告)号：CN109861678B
公开(公告)日：2022-12-13
申请号：CN201711239758.0
申请日：2017-11-30
Applicant: 兆易创新科技集团股份有限公司 , 合肥格易集成电路有限公司
IPC: H03K17/22 , H03K17/284 , H03K17/687 , G06F1/24
Abstract: 本发明提供一种上电复位电路及芯片，电路包括二极管、第一NMOS管以及缓冲器，还包括：电压抬升模块，控制端与二极管的阴极相连，第一端与电源相连，第二端与第一NMOS管的源端相连，当二极管的阴极电压值小于电压抬升模块的关断阈值电压时，电压抬升模块处于导通状态；延时控制模块，控制端与电源相连，第一端与缓冲器的输入端相连，第二端与第一NMOS管的源端相连，第三端接地，根据电源电压的上升速度和第一NMOS管是否导通，调节从二极管导通至缓冲器翻转的延时时间，使复位信号宽度处于预设宽度范围。本发明能解决传统上电复位电路中存在的电源电压上升速度快时复位信号宽度过窄和电源电压上升速度慢时复位信号宽度过宽的问题。
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公开(公告)号：CN109962694B
公开(公告)日：2023-05-02
申请号：CN201711424766.2
申请日：2017-12-25
Applicant: 兆易创新科技集团股份有限公司 , 合肥格易集成电路有限公司
IPC: H03K3/017
Abstract: 本发明实施例提供了一种占空比调整电路，包括第一晶体管、第二晶体管、第三晶体管、和调整单元；第一晶体管的第一极与第三晶体管的第二极连接，第一晶体管的第二极与第二晶体管的第二极连接，第一晶体管的栅极用于输入占空比信号；第二晶体管的第一极接地，第二晶体管的栅极与第一晶体管的栅极连接；第三晶体管的第一极与第一电源连接；调整单元的第一输入端与第一晶体管的第二极连接，调整单元的第二输入端用于输入参考电压信号，调整单元的输出端与第三晶体管的栅极连接。本发明实施例实现了占空比调整，且电路结构简单，成本低。
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Patent Agency Ranking
公开(公告)号：CN108809080B
公开(公告)日：2024-02-20
申请号：CN201710297563.5
申请日：2017-04-28
Applicant: 合肥格易集成电路有限公司 , 兆易创新科技集团股份有限公司
IPC: H02M3/07
Abstract: 本发明实施例提供一种偏置电路、振荡器和电荷泵，偏置电路包括第一电流镜像模块和第二电流镜像模块，偏置电路还包括：分流模块，分流模块分别与第一电流镜像模块的输出端、第二电流镜像模块的输入端和振荡器的使能端相连，当振荡器的使能信号幅值大于或等于预设值时，分流模块对第一电流镜像模块的输出电流进行分流，并输出分流后的电流至第二电流镜像模块；其中，分流后的电流与振荡器的使能信号幅值成反比例。在偏置电路的参考电流(即第一电流镜像模块的输出电流)不变的情况下，当振荡器的使能信号幅值(即电荷泵的电源电压变化)大于或等于预设值时，本发明实施例能保持电荷泵提供电荷能力恒定。
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公开(公告)号：CN108666315B
公开(公告)日：2021-06-11
申请号：CN201710207737.4
申请日：2017-03-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517
Abstract: 本发明实施例公开了一闪存及其制造方法，涉及半导体存储技术领域，其中制造方法包括：提供一半导体衬底，半导体衬底具有隔离区和有源区，有源区包括栅极区、源极区和漏极区，栅极区上具有层叠绝缘设置的浮栅和控制栅；在源极区注入掺杂离子；在隔离区、以及层叠绝缘设置的浮栅和控制栅的侧壁上形成隔离层；在源极区以及源极区两侧的隔离区形成掺杂多晶硅层。本发明实施例提供的闪存及其制造方法，采用掺杂多晶硅层作为源极区的导电沟槽，取代了易受光阻影响的离子注入导电沟槽，解决了源极刻蚀中的光阻残余对源极电阻的影响，提高了器件的可靠性。
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公开(公告)号：CN110391138A
公开(公告)日：2019-10-29
申请号：CN201810347983.4
申请日：2018-04-18
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/265
Abstract: 本发明公开了一种存储器的离子注入方法。该方法包括：在衬底一侧表面形成外围器件的预备外围多晶硅栅和存储单元的存储控制栅，其中，预备外围多晶硅栅和存储控制栅限定出存储单元的源漏注入区；采用自对准工艺进行存储单元的轻掺杂源漏离子注入；对预备外围多晶硅栅进行刻蚀，在外围器件的设定控制部区形成外围多晶硅栅；进行外围器件的轻掺杂源漏离子注入。本发明实施例利用预备外围多晶硅栅和存储控制栅限定出存储单元的源漏注入区，采用自对准技术进行存储单元的轻掺杂源漏离子注入，在离子注入前，无需用于保护外围器件的掩膜版，简化了存储器的制备工艺流程，缩短了存储器的制备周期，提高了存储器的制备效率。
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公开(公告)号：CN105789133B
公开(公告)日：2019-09-20
申请号：CN201410838161.8
申请日：2014-12-24
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11521 , H01L21/762
Abstract: 本发明公开了一种闪存存储单元及制作方法，其中方法包括：于衬底中通过制备第一浅沟槽隔离以隔离出有源区，有源区上依次制备有遂穿氧化层和浮栅结构；对第一浅沟槽隔离进行刻蚀，以暴露出浮栅结构；于第一浅沟槽隔离的表面以及浮栅结构的侧壁上制备第二浅沟槽隔离，第二浅沟槽隔离的表面与浮栅结构的表面位于同一平面；对第二浅沟槽隔离进行刻蚀；于第二浅沟槽隔离的表面以及浮栅结构的表面上制备氧化硅阻挡层；于氧化硅阻挡层上制备控制栅。本发明的有益效果是采用浅沟槽隔离二次填充的方法，在衬底部分通过高纵深比制程工艺在浅沟槽中填充第一浅沟槽隔离，而浮栅周围部分通过高密度等离子体工艺填充第二浅沟槽隔离，提高了浮栅器件的可靠性。
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公开(公告)号：CN106972018B
公开(公告)日：2019-08-13
申请号：CN201610017824.9
申请日：2016-01-12
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517 , H01L27/11521
Abstract: 本发明公开了一种闪存及其制作方法。所述方法包括：提供衬底，在所述衬底上形成有源区和浅沟槽隔离区，并在所述有源区上依次形成第一氧化层、浮栅层、介质层和控制栅层；在所述控制栅层上形成包含第一凹槽的氮化硅层；在所述第一凹槽内露出的控制栅层上形成第二氧化层，并形成第二凹槽；在所述第二凹槽底部露出的有源区和与所述有源区相邻的浅沟道隔离区上分别形成源极以及源极端导电沟槽；在所述第一凹槽和所述第二凹槽内形成第三氧化层，去除剩余的氮化硅层、多余的控制栅层、多余的介质层、多余的浮栅层和多余的第一氧化层，以形成栅极；依次形成栅极氧化层壁、漏极和接触窗。
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