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公开(公告)号：CN111883514B
公开(公告)日：2022-07-01
申请号：CN202010555569.X
申请日：2020-06-17
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L23/544 , H01L21/265
Abstract: 公开了一种集成电路的测试结构，包括多组第一掺杂指和多组第二掺杂指，其中，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。本申请的集成电路的测试结构，能够检测芯片中不同方向的寄生结的击穿特性，同时能够兼顾遮挡效应带来的影响，从而更好的监测了集成电路制造过程中的复杂性，提高了半导体集成电路的良率和可靠性。
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公开(公告)号：CN108630687B
公开(公告)日：2020-11-03
申请号：CN201710152613.0
申请日：2017-03-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11521 , H01L27/11553
Abstract: 本发明公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括依次层叠于所述源区之上且相互绝缘的浮栅和控制栅，其中，所述浮栅至少部分位于所述半导体衬底内，位于所述半导体衬底内的所述浮栅两侧及所述浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述浮栅两侧的所述有源区的半导体衬底内。本发明解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。
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公开(公告)号：CN106972019B
公开(公告)日：2020-03-24
申请号：CN201610017863.9
申请日：2016-01-12
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517 , H01L21/762
Abstract: 本发明公开了一种闪存及其制作方法。所述方法包括：提供衬底，在所述衬底上形成有源区和浅沟槽隔离区，并在所述有源区上依次形成第一氧化层、浮栅层和介质层；在所述介质层上形成包含第一凹槽的氮化硅层；在所述第一凹槽内露出的介质层上形成控制栅层，并形成第二凹槽；在所述第二凹槽底部露出的有源区和与所述有源区相邻的浅沟道隔离区上分别形成源极以及源极端导电沟槽；在所述第一凹槽和所述第二凹槽内形成第二氧化层，去除剩余的氮化硅层、多余的介质层、多余的浮栅层和多余的第一氧化层，以形成栅极；依次形成栅极氧化层壁、漏极和接触窗。本发明实施例提供的闪存的制作方法，提高了芯片的运行效率和可靠性。
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公开(公告)号：CN107134456B
公开(公告)日：2019-11-26
申请号：CN201710325421.5
申请日：2017-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11524 , H01L27/1157 , H01L21/768
Abstract: 本发明实施例公开了一种半导体存储器件及其制备方法，制备方法包括：提供一衬底并在衬底上制备多条位线；在位线上制备多条字线以及选择栅极对，选择栅极对包括第一选择栅极对和第二选择栅极对；在选择栅极对表面制备保护膜层；刻蚀第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层，以使第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层的厚度小于第二选择栅极对侧面上的保护膜层和第二选择栅极对之间的位线上的保护膜层的厚度；在第一选择栅极对之间制备位线接触孔，在第二选择栅极对之间制备源端接触孔。采用上述技术方案，可以减少在源端接触孔制备过程中因负载效应造成的过刻蚀，改善器件性能。
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公开(公告)号：CN107123620B
公开(公告)日：2019-11-26
申请号：CN201710325964.7
申请日：2017-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/768 , H01L27/11524 , H01L27/1157 , H01L23/538
Abstract: 本发明实施例公开了一种半导体器件及其制备方法，该制备方法包括：提供一衬底；在衬底上制备多条栅极线和多个选择管；在栅极线和选择管上远离衬底的一侧制备夹层电介质层，在单元阵列区域，夹层电介质层远离衬底的一侧形成多个第一类夹层电介质层图形，在周边逻辑区域，夹层电介质层远离衬底的一侧形成多个第二类夹层电介质层图形，对多个第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，对夹层电介质层进行平坦化制程。综上，位于栅极线上的夹层电介质层的高度与位于选择管上的夹层电介质层的高度相同或者相近，夹层电介质层较平坦。
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Patent Agency Ranking
公开(公告)号：CN105789276B
公开(公告)日：2019-04-09
申请号：CN201410838153.3
申请日：2014-12-24
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L29/423 , H01L21/28
Abstract: 本发明涉及半导体制造技术领域，尤其涉及一种浮栅的制作方法。该制作方法包括：在衬底上依次形成栅氧化层和栅介质层；依次对栅介质层、栅氧化层和衬底进行图像化处理，形成有源区和浅沟槽隔离区；在浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区；依次剥离栅介质层和栅氧化层；对浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层；在有源区上形成隧穿氧化层和离子注入层；在离子注入层和隧穿氧化层上形成栅极。该方法增加了有源区的表面积，即增加了栅极与有源区之间的接触面积，提高了浮栅与有源区之间的耦合电容，提高了浮栅器件的存储单元的电流密度，改善了浮栅器件的开关特性，降低了浮栅器件的功耗。
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公开(公告)号：CN105789035B
公开(公告)日：2019-03-26
申请号：CN201410836980.9
申请日：2014-12-24
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/28 , H01L29/423 , H01L27/11521
Abstract: 本发明涉及半导体制造技术领域，尤其涉及一种浮栅及其制作方法。该制作方法可以包括：提供衬底，并在衬底上依次形成浅沟槽氧化层和浮栅层；对浮栅层进行化学机械研磨处理，以去除浅沟槽氧化层上的浮栅；对剩下的浮栅层进行回刻蚀处理，得到具有稳定表面织构的浮栅层；对浅沟槽氧化层进行刻蚀处理，并在刻蚀处理后的浅沟槽氧化层和具有稳定表面织构的浮栅层上形成绝缘层；在绝缘层上形成控制栅层。该方法通过去除浮栅表面因为化学机械研磨而产生的表面缺陷，提高了浮栅层的表面稳定性，即提高了浮栅上表面层的激活能，使随后形成的绝缘层可以与浮栅层有良好的接触，改善了浮栅器件的电子保持性，提高了浮栅器件的质量。
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公开(公告)号：CN108630687A
公开(公告)日：2018-10-09
申请号：CN201710152613.0
申请日：2017-03-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11521 , H01L27/11553
Abstract: 本发明公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括依次层叠于所述源区之上且相互绝缘的浮栅和控制栅，其中，所述浮栅至少部分位于所述半导体衬底内，位于所述半导体衬底内的所述浮栅两侧及所述浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述浮栅两侧的所述有源区的半导体衬底内。本发明解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。
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公开(公告)号：CN105977141A
公开(公告)日：2016-09-28
申请号：CN201610305005.4
申请日：2016-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/033 , H01L21/311
CPC classification number: H01L21/0337 , H01L21/31144
Abstract: 本发明公开了一种自对准双重图形化的方法。该方法包括：提供待刻蚀材料层，在待刻蚀材料层上依次形成牺牲层、牺牲层保护层和光刻胶层；对光刻胶层进行曝光显影，形成光刻胶层图案，刻蚀牺牲层保护层和牺牲层形成牺牲层保护层图案和第一牺牲层图案；去除光刻胶层图案露出牺牲层保护层图案；刻蚀第一牺牲层图案形成第二牺牲层图案；去除牺牲层保护层图案，露出第二牺牲层图案；在待刻蚀材料层和第二牺牲层图案表面形成掩膜层；对掩膜层进行回刻蚀，形成侧墙；去除第二牺牲层图案；以侧墙作为掩膜，对待刻蚀材料层进行刻蚀。本发明提供的技术方案实现了改善侧墙的形貌，并以此侧墙为掩膜刻蚀待刻蚀材料层，消除了奇偶效应，降低工艺控制难度。
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公开(公告)号：CN105810683A
公开(公告)日：2016-07-27
申请号：CN201410854360.8
申请日：2014-12-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/115 , H01L21/8247
Abstract: 本发明公开了一种3D NAND闪存结构及其制作方法。该方法包括：提供衬底，衬底表面形成有多个阵列串单元，所述阵列串单元之间设有暴露出衬底的源极沟槽，阵列串单元包括多个堆叠的第一氧化介质层和牺牲介质层；对源极沟槽中暴露出的衬底进行离子注入，形成公共源极；刻蚀去除牺牲介质层，并在氧化介质层内壁形成栅极，且在源极沟槽内形成第二氧化介质层；刻蚀源极沟槽底部的第二氧化介质层、公共源极和衬底，形成P阱连接沟槽；对P阱连接沟槽中暴露出的衬底进行离子注入，形成P+；在P阱连接沟槽和源极沟槽内形成沟槽引线。采用自对准离子注入法在各个源极沟槽内均形成P+和N+，不仅节约了生产成本，还提高了电路的稳定性和可靠度。
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