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公开(公告)号：CN108630687B
公开(公告)日：2020-11-03
申请号：CN201710152613.0
申请日：2017-03-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11521 , H01L27/11553
Abstract: 本发明公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括依次层叠于所述源区之上且相互绝缘的浮栅和控制栅，其中，所述浮栅至少部分位于所述半导体衬底内，位于所述半导体衬底内的所述浮栅两侧及所述浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述浮栅两侧的所述有源区的半导体衬底内。本发明解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。
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公开(公告)号：CN107134456B
公开(公告)日：2019-11-26
申请号：CN201710325421.5
申请日：2017-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11524 , H01L27/1157 , H01L21/768
Abstract: 本发明实施例公开了一种半导体存储器件及其制备方法，制备方法包括：提供一衬底并在衬底上制备多条位线；在位线上制备多条字线以及选择栅极对，选择栅极对包括第一选择栅极对和第二选择栅极对；在选择栅极对表面制备保护膜层；刻蚀第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层，以使第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层的厚度小于第二选择栅极对侧面上的保护膜层和第二选择栅极对之间的位线上的保护膜层的厚度；在第一选择栅极对之间制备位线接触孔，在第二选择栅极对之间制备源端接触孔。采用上述技术方案，可以减少在源端接触孔制备过程中因负载效应造成的过刻蚀，改善器件性能。
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公开(公告)号：CN107123620B
公开(公告)日：2019-11-26
申请号：CN201710325964.7
申请日：2017-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/768 , H01L27/11524 , H01L27/1157 , H01L23/538
Abstract: 本发明实施例公开了一种半导体器件及其制备方法，该制备方法包括：提供一衬底；在衬底上制备多条栅极线和多个选择管；在栅极线和选择管上远离衬底的一侧制备夹层电介质层，在单元阵列区域，夹层电介质层远离衬底的一侧形成多个第一类夹层电介质层图形，在周边逻辑区域，夹层电介质层远离衬底的一侧形成多个第二类夹层电介质层图形，对多个第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，对夹层电介质层进行平坦化制程。综上，位于栅极线上的夹层电介质层的高度与位于选择管上的夹层电介质层的高度相同或者相近，夹层电介质层较平坦。
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公开(公告)号：CN108630687A
公开(公告)日：2018-10-09
申请号：CN201710152613.0
申请日：2017-03-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11521 , H01L27/11553
Abstract: 本发明公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括依次层叠于所述源区之上且相互绝缘的浮栅和控制栅，其中，所述浮栅至少部分位于所述半导体衬底内，位于所述半导体衬底内的所述浮栅两侧及所述浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述浮栅两侧的所述有源区的半导体衬底内。本发明解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。
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公开(公告)号：CN105977141A
公开(公告)日：2016-09-28
申请号：CN201610305005.4
申请日：2016-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/033 , H01L21/311
CPC classification number: H01L21/0337 , H01L21/31144
Abstract: 本发明公开了一种自对准双重图形化的方法。该方法包括：提供待刻蚀材料层，在待刻蚀材料层上依次形成牺牲层、牺牲层保护层和光刻胶层；对光刻胶层进行曝光显影，形成光刻胶层图案，刻蚀牺牲层保护层和牺牲层形成牺牲层保护层图案和第一牺牲层图案；去除光刻胶层图案露出牺牲层保护层图案；刻蚀第一牺牲层图案形成第二牺牲层图案；去除牺牲层保护层图案，露出第二牺牲层图案；在待刻蚀材料层和第二牺牲层图案表面形成掩膜层；对掩膜层进行回刻蚀，形成侧墙；去除第二牺牲层图案；以侧墙作为掩膜，对待刻蚀材料层进行刻蚀。本发明提供的技术方案实现了改善侧墙的形貌，并以此侧墙为掩膜刻蚀待刻蚀材料层，消除了奇偶效应，降低工艺控制难度。
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Patent Agency Ranking
公开(公告)号：CN105810641A
公开(公告)日：2016-07-27
申请号：CN201610304952.1
申请日：2016-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/8247 , H01L27/115 , H01L21/3213
CPC classification number: H01L27/11524 , H01L21/32139 , H01L27/11529
Abstract: 本发明公开了一种NAND Flash的字线制作方法及存储器，所述方法包括：在待刻蚀材料层上形成第一牺牲图形和第二牺牲图形，其中，所述第二牺牲图形和近邻的第一牺牲图形之间的距离与相邻的两个第一牺牲图形之间的距离相等；分别在所述第一牺牲图形和第二牺牲图形的侧面形成侧墙；去除所述第一牺牲图形和第二牺牲图形；以所述侧墙为掩膜版刻蚀所述待刻蚀材料层，得到字线。改善了边缘字线在曝光时的形貌，进而改善了牺牲层图形和侧墙的形貌，提高了字线制作工艺的稳定性和可靠性。
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公开(公告)号：CN105655343A
公开(公告)日：2016-06-08
申请号：CN201610119566.5
申请日：2016-03-03
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11578
Abstract: 本发明实施例公开了一种闪存存储器及其制作方法，该闪存存储器制作方法包括：在硅衬底上形成至少一条栅极，且每条所述栅极外侧包裹有氮化物层；在所述硅衬底上每条所述栅极两侧的源极区域和漏极区域均形成第一多晶硅层；在所述第一多晶硅层和所述氮化物层上形成层间介质层；对所述层间介质层进行蚀刻，在所述第一多晶硅层上方形成引出孔。利用本发明提供的闪存存储器的制作方法，可以实现在引出孔到存储单元栅极的距离尽量小的情况下，解决引出孔与栅极易短路的问题。
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公开(公告)号：CN105575945A
公开(公告)日：2016-05-11
申请号：CN201610119664.9
申请日：2016-03-03
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L23/522 , H01L21/02
CPC classification number: H01L23/5223 , H01L28/40 , H01L28/88
Abstract: 本发明公开了一种MOM电容及其制作方法，所述MOM电容包括：位于半导体衬底上的介质层；位于所述介质层中的多个金属层；连接所述半导体衬底与近邻金属层的通孔导线层；近邻所述半导体衬底的金属层设置有第一电极和第二电极，所述第一电极和所述第二电极呈指状结构且相对交错排布；所述通孔导线层包括第一导线层和第二导线层，所述第一导线层与所述第一电极对应连接，所述第二导线层与所述第二电极对应连接。本发明提供的MOM电容，在不改变MOM电容面积的前提下，有效地提高了MOM电容的电容值。
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公开(公告)号：CN105575909A
公开(公告)日：2016-05-11
申请号：CN201610086110.3
申请日：2016-02-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11551 , H01L27/115
Abstract: 本发明公开了一种三维NAND闪存及其制造方法。其中，所述制造方法，包括：在衬底表面形成阵列串单元，阵列串单元之间形成字线沟槽，字线沟槽暴露出衬底；阵列串单元包括多层交错堆叠的隔离层和刻蚀层，隔离层与刻蚀层沿堆叠方向形成存储沟道，衬底表面与隔离层贴合；去除刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；去除部分金属层，保留隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充字线沟槽形成共源端CSL。本发明提供的技术方案，保持存储沟道与共源端之间距离，防止由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高三维NAND闪存的良品率。
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公开(公告)号：CN110634527B
公开(公告)日：2021-06-22
申请号：CN201810661673.X
申请日：2018-06-25
Applicant: 西安格易安创集成电路有限公司 , 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
Abstract: 本发明实施例提供了一种非易失存储器处理方法及装置，该方法包括：获取非易失存储器中的当前数据编程状态；根据所述当前数据编程状态，确定调节电压；确定当前编程脉冲对应的第一电压；根据所述调节电压和所述第一电压，确定下一编程脉冲对应的第二电压；在所述下一编程脉冲中，根据所述第二电压进行编程操作。本发明实施例中，第二电压是根据当前的对非易失存储器的实际编程情况确定的，在下一编程脉冲中根据第二电压进行编程操作，可以实现对非易失存储器的整个编程过程中，进行可靠且高效的编程操作。
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