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公开(公告)号：CN110021604A
公开(公告)日：2019-07-16
申请号：CN201910304936.6
申请日：2019-04-16
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517 , H01L27/11521
Abstract: 本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；填充浅槽隔离区的隔离层，隔离层延伸至有源区中靠近浅槽隔离区一侧的部分上表面；位于有源区内的凹槽结构，凹槽结构部分贯穿有源区对应的衬底基板；位于凹槽结构内壁表面并沿凹槽结构内壁延伸至隔离层部分上表面的浮栅，相邻的有源区对应的浮栅之间断开连接；位于浮栅上表面和隔离层上表面的介质层；位于介质层上的控制栅。本发明实施例提供的存储器具有较低的功耗和较高的良品率以及可靠性。
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公开(公告)号：CN105810683B
公开(公告)日：2019-05-28
申请号：CN201410854360.8
申请日：2014-12-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/1157 , H01L27/1158
Abstract: 本发明公开了一种3D NAND闪存结构及其制作方法。该方法包括：提供衬底，衬底表面形成有多个阵列串单元，所述阵列串单元之间设有暴露出衬底的源极沟槽，阵列串单元包括多个堆叠的第一氧化介质层和牺牲介质层；对源极沟槽中暴露出的衬底进行离子注入，形成公共源极；刻蚀去除牺牲介质层，并在氧化介质层内壁形成栅极，且在源极沟槽内形成第二氧化介质层；刻蚀源极沟槽底部的第二氧化介质层、公共源极和衬底，形成P阱连接沟槽；对P阱连接沟槽中暴露出的衬底进行离子注入，形成P+；在P阱连接沟槽和源极沟槽内形成沟槽引线。采用自对准离子注入法在各个源极沟槽内均形成P+和N+，不仅节约了生产成本，还提高了电路的稳定性和可靠度。
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公开(公告)号：CN105336702B
公开(公告)日：2019-04-09
申请号：CN201410376792.2
申请日：2014-08-01
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11568
Abstract: 本发明公开了一种快闪存储器层间介质层的填充方法，该方法包括：采用高密度等离子体方法，在半导体衬底上填充第一介质层；在所述第一介质层上，采用高纵深比制程工艺填充第二介质层。本发明提供了一种快闪存储器层间介质层的填充方法，通过采取高密度等离子体方法在半导体衬底上填充第一介质层，减轻了高密度等离子体的填充对隧穿氧化层的损伤，同时等离子体填充后在隔离层上端边角形成的圆滑边角形貌利于HARP工艺的填充，随后在第一介质层上，采取高纵深比制程工艺填充第二介质层，进而避免了采用高纵深比制程工艺进行填充时可能出现的空洞或裂缝，因此提高了快闪存储器的器件可靠性。
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公开(公告)号：CN108878644A
公开(公告)日：2018-11-23
申请号：CN201710329223.6
申请日：2017-05-11
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L45/00
Abstract: 本发明实施例提供了一种NOR型阻变存储器及制备方法，包括：自下而上多个层叠设置的第一电极，第一电极之间设置有层间介质层，层间介质层延伸至第一电极的外侧，并包裹多个第一电极；贯穿多个层叠设置，以及层间介质层的至少一个第一通孔；第一通孔的孔壁上设置有阻变材料；设置在第一通孔内，且由阻变材料包裹的第二电极，第二电极与对应的字线电连接；本发明实施例提供了一种NOR型阻变存储器及制备方法，通过设置下电极包裹阻变材料，阻变材料与上电极包裹的结构，来实现数据的存储，可以制造出集成度更高的存储器，且制备工艺简单，成本降低。
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公开(公告)号：CN105742171B
公开(公告)日：2018-09-28
申请号：CN201610119567.X
申请日：2016-03-03
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/28 , H01L29/423
Abstract: 本发明公开了一种浮栅及其制备方法。所述制备方法包括：在衬底上依次形成衬垫氧化层和保护介质层，对所述保护介质层、所述衬垫氧化层和所述衬底进行图像化处理，形成有源区和浅沟槽隔离区，并对所述浅沟槽隔离区进行氧化层填充；剥离剩余保护介质层形成第一凹槽；在所述第一凹槽内壁上形成侧墙；去除剩余衬垫氧化层，以保留靠近所述侧墙的浅沟槽氧化层；依次去除所述侧墙和多余的浅沟槽氧化层，形成第二凹槽；在所述第二凹槽内露出的有源区上形成隧穿氧化层；在所述隧穿氧化层上形成栅极。本发明实施例提供的技术方案，在保证衬垫氧化层去除干净的前提下，避免了因相邻浮栅距离减小导致的浮栅器件的存储性能降低。
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Patent Agency Ranking
公开(公告)号：CN105810637A
公开(公告)日：2016-07-27
申请号：CN201410854263.9
申请日：2014-12-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/8247
Abstract: 本发明公开了一种3D NAND外围器件的集成方法，该方法包括：提供衬底，衬底包括存储区域、过渡区域和外围器件区域，且外围器件区域上形成有外围器件；在外围器件上形成第一PMD，并在存储区域、过渡区域和第一PMD上形成底部氧氮介质层和多个存储氧氮介质层；对过渡区域上的多个存储氧氮介质层依次进行光刻及刻蚀处理，形成楼梯形沟槽；对过渡区域上的底部氧氮介质层和第一PMD上的氧氮介质层进行光刻和刻蚀处理，形成第一凹槽；形成第二PMD，以填充所述楼梯形沟槽和所述第一凹槽。该方法在外围器件的集成过程中减少了一次光刻和刻蚀工艺，不仅降低了闪存器件的生产成本，还减少了集成过程引入的缺陷，提高了闪存器件的产品良率。
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公开(公告)号：CN105789277A
公开(公告)日：2016-07-20
申请号：CN201410838167.5
申请日：2014-12-24
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L29/423 , H01L21/28 , H01L27/115
Abstract: 本发明公开了一种闪存存储器的浮栅结构及制作方法，其中方法包括：于衬底之上依次生长隧道氧化层、浮栅多晶硅结构、衬垫氧化层以及氮化硅层，衬垫氧化层以及氮化硅层形成硬掩膜层；以硬掩膜层为掩膜，于浮栅多晶硅结构上制备多个浅沟槽延伸至衬底内，浮栅多晶硅结构形成正梯形浮栅；于多个浅沟槽内形成浅沟槽隔离，浅沟槽隔离的上表面位于正梯形浮栅的上表面和下表面之间；剥离硬掩膜层；于浅沟槽隔离的表面和所述正梯形浮栅的侧壁及表面上制备氧化硅阻挡层；于氧化硅阻挡层之上制备控制栅。本发明实施例提供的闪存存储器的浮栅结构及制作方法可以有效的控制浮栅器件的开启和闭合，降低了浮栅器件的功耗，提高了闪存存储器的擦写速度和可靠性。
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公开(公告)号：CN105742171A
公开(公告)日：2016-07-06
申请号：CN201610119567.X
申请日：2016-03-03
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/28 , H01L29/423
CPC classification number: H01L29/401 , H01L29/42336
Abstract: 本发明公开了一种浮栅及其制备方法。所述制备方法包括：在衬底上依次形成衬垫氧化层和保护介质层，对所述保护介质层、所述衬垫氧化层和所述衬底进行图像化处理，形成有源区和浅沟槽隔离区，并对所述浅沟槽隔离区进行氧化层填充；剥离剩余保护介质层形成第一凹槽；在所述第一凹槽内壁上形成侧墙；去除剩余衬垫氧化层，以保留靠近所述侧墙的浅沟槽氧化层；依次去除所述侧墙和多余的浅沟槽氧化层，形成第二凹槽；在所述第二凹槽内露出的有源区上形成隧穿氧化层；在所述隧穿氧化层上形成栅极。本发明实施例提供的技术方案，在保证衬垫氧化层去除干净的前提下，避免了因相邻浮栅距离减小导致的浮栅器件的存储性能降低。
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公开(公告)号：CN110391243A
公开(公告)日：2019-10-29
申请号：CN201810347984.9
申请日：2018-04-18
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11551 , H01L27/11526
Abstract: 本发明公开了一种存储器的制备方法和存储器。该方法包括：提供经过抛光的具有有源层、浅沟道隔离结构和浮栅的半导体基底，其中，半导体基底划分为存储单元区和外围电路区；采用光刻工艺在所述外围电路区形成光刻胶层；采用湿法刻蚀工艺在存储单元区的浮栅之间的浅沟道隔离结构上形成第一凹槽；去除光刻胶层以及第一凹槽内残留的光刻胶；采用干法刻蚀工艺刻蚀第一凹槽形成第二凹槽，其中，第二凹槽的底部高于浮栅的底部；在存储单元区形成依次层叠的层间绝缘层和控制栅，以及在外围电路区形成外围栅极。本发明实施例在进行干法刻蚀前，不在外围电路区设置光刻胶层，可以省去去除光刻胶的工艺，简化了存储器的制备流程，提高了制备效率。
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公开(公告)号：CN110335867A
公开(公告)日：2019-10-15
申请号：CN201810186542.0
申请日：2018-03-07
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/115 , H01L27/11517
Abstract: 本发明公开了一种NOR闪存器件及其制备方法，其中，NOR闪存器件，包括依次层叠的衬底、隧穿氧化层、浮栅层、介电层和控制栅层；至少一个贯穿控制栅层和介电层的浮栅过孔，浮栅过孔位于有源区，用于暴露出浮栅层，以引出浮栅电极；至少一个有源区阻挡结构，有源区阻挡结构设置于衬底和介电层之间，用于在对浮栅层的化学机械抛光工艺中，减少浮栅过孔暴露出的浮栅层的磨损。本发明的技术方案，通过增设有源区阻挡结构，可以有效的降低化学机械抛光工艺对其周围浮栅层的抛光速率，增加其周围浮栅层的厚度，可以避免由于浮栅层过薄而导致NOR闪存器件出现漏电或击穿的现象，提高了NOR闪存器件的可靠性。
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