公开(公告)号：CN107978545A

公开(公告)日：2018-05-01

申请号：CN201710852812.2

申请日：2017-09-19

Applicant: 三星电子株式会社

Inventor： 杨尚烈 ,  全教准 ,  李根泽 ,  林钟欣

IPC: H01L21/673

CPC classification number: H01L21/6732 ,  C23C16/455 ,  C23C16/45521 ,  C23C16/4584 ,  C23C16/4586 ,  H01L21/67017 ,  H01L21/67098 ,  H01L21/67109 ,  H01L21/67309

Abstract: 本申请提供晶片舟组件及包含晶片舟组件的衬底处理设备。一种晶片舟组件包括舟、基座和底座。所述舟包括承托晶片的槽和包含气体管线的杆。所述基座包括第一表面、与所述第一表面相反的第二表面以及与所述气体管线耦接的连接管线。所述底座位于所述基座的第二表面上，使所述基座旋转，并向所述连接管线供应气体。所述舟位于所述基座的第一表面上。所述气体沿所述气体管线流动，并从所述杆与所述晶片接触的位置被喷散，以使所述晶片浮起。

公开(公告)号：CN113764428A

公开(公告)日：2021-12-07

申请号：CN202110593717.1

申请日：2021-05-28

Applicant: 三星电子株式会社

Inventor： 黄昌善 ,  权永振 ,  金己焕 ,  石韩松 ,  殷东锡 ,  林钟欣

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 公开了一种包括竖直存储器装置的集成电路装置。该集成电路装置包括：衬底，其具有单元区、外围电路区和位于单元区与外围电路区之间的互连区；第一单元堆叠结构和位于第一单元堆叠结构上的第二单元堆叠结构，第一单元堆叠结构和第二单元堆叠结构均包括交替地堆叠在衬底上的多个绝缘层和多个字线结构；以及虚设堆叠结构，其位于与第二单元堆叠结构相同的竖直高度处，并且包括交替地堆叠在外围电路区中的多个虚设绝缘层和多个虚设支承层。

公开(公告)号：CN112838096A

公开(公告)日：2021-05-25

申请号：CN202011308644.9

申请日：2020-11-20

Applicant: 三星电子株式会社

Inventor： 张起硕 ,  黄昌善 ,  闵忠基 ,  徐基银 ,  林钟欣

IPC: H01L27/11582 ,  H01L27/11573

Abstract: 本发明涉及三维半导体存储器件及其制造方法。该三维半导体存储器件可以被提供，其包括：在第一基板上的外围电路结构，该外围电路结构包括外围电路；在外围电路结构上的第二基板；在第二基板上的电极结构，该电极结构包括堆叠在第二基板上的多个电极；以及穿透电极结构和第二基板的穿透互连结构。该穿透互连结构可以包括下绝缘图案、在下绝缘图案上的模制图案结构、在下绝缘图案与模制图案结构之间的保护图案、以及穿透插塞。该穿透插塞可以穿透模制图案结构和下绝缘图案，并且可以连接到外围电路结构。该保护图案可以处于比电极中的最下面一个的水平低的水平处。

公开(公告)号：CN101256960A

公开(公告)日：2008-09-03

申请号：CN200710169154.3

申请日：2007-12-27

Applicant: 三星电子株式会社

Inventor： 林钟欣 ,  洪昌基 ,  尹普彦 ,  尹煋圭 ,  崔锡宪 ,  韩相晔

IPC: H01L21/336 ,  H01L21/304

CPC classification number: H01L21/02675 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L29/78

Abstract: 本发明公开了一种包含沟道层的半导体器件的制造方法，其包括在半导体衬底上形成单晶半导体层。该单晶半导体层具有从其表面延伸的突起。对单晶半导体层执行第一抛光工艺以除去部分突起，使得单晶半导体层包括突起的保留部分。执行不同于第一抛光工艺的第二抛光工艺以除去突起的保留部分并定义具有基本均匀厚度的大致平坦的单晶半导体层。在单晶半导体层上形成牺牲层并用作第一抛光工艺的抛光停止以定义牺牲层图案，该牺牲层图案可以在第二抛光工艺之前移除。也论述了堆叠半导体存储器件的相关制造方法。根据本发明，形成具有改善表面粗糙特性和大致均匀厚度的硅沟道层，因而，形成在硅沟道层上的晶体管可以具有改善的特性。

公开(公告)号：CN114334993A

公开(公告)日：2022-04-12

申请号：CN202110964976.0

申请日：2021-08-20

Applicant: 三星电子株式会社

Inventor： 权炯辉 ,  金俊锡 ,  林钟欣

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 一种存储器件，包括：单元堆叠结构，在衬底上，该单元堆叠结构包括交替堆叠的绝缘层和栅极图案；构道结构，穿过单元堆叠结构，该构道结构沿竖直方向延伸；虚设结构，在衬底上，该虚设结构与单元堆叠结构间隔开，并且该虚设结构包括交替堆叠的绝缘层和金属图案；第一通孔接触，穿过虚设结构，该第一通孔接触沿竖直方向延伸；以及第一封盖绝缘图案，在第一通孔接触的侧壁和虚设结构中的金属图案中的每一个之间，该第一封盖绝缘图案将第一通孔接触与金属图案中的每一个绝缘。

公开(公告)号：CN101221924A

公开(公告)日：2008-07-16

申请号：CN200810002602.5

申请日：2008-01-08

Applicant: 三星电子株式会社

Inventor： 崔锡宪 ,  洪昌基 ,  李埈泳 ,  金重铉 ,  尹煋圭 ,  林钟欣

IPC: H01L21/8247 ,  H01L27/115 ,  G11C11/22

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/82

Abstract: 本发明公开了一种铁电存储器件及其形成方法。该铁电存储器件的形成包括：在具有导电区的衬底上形成绝缘层；在该绝缘层上形成电连接到该导电区的底部电极；对该绝缘层进行挖槽；以及在该挖槽的绝缘层上形成用于覆盖该底部电极的铁电层和上部电极层。该底部电极突出在该挖槽的绝缘层的上表面之上。

公开(公告)号：CN113990879A

公开(公告)日：2022-01-28

申请号：CN202110570456.1

申请日：2021-05-25

Applicant: 三星电子株式会社

Inventor： 黄昌善 ,  金己焕 ,  石韩率 ,  林钟欣 ,  张起硕

IPC: H01L27/11563 ,  H01L27/11578 ,  H01L27/1157

Abstract: 公开了一种集成电路装置。所述集成电路装置包括位于基底上的非易失性存储器单元的垂直堆叠件，该垂直堆叠件被构造为存储器单元的垂直NAND串。非易失性存储器单元的这种垂直堆叠件包括通过对应的电绝缘层彼此间隔开的多个栅极图案。虚设模制结构也设置在基底上。虚设模制结构包括具有通过对应的电绝缘层彼此间隔开的牺牲层的垂直堆叠件。设置了绝缘图案，绝缘图案填充具有牺牲层的垂直堆叠件中的牺牲层中的第一牺牲层的凹陷形状的凹进。该绝缘图案具有与所述牺牲层中的第一牺牲层的上表面共面的上表面。

公开(公告)号：CN112786616A

公开(公告)日：2021-05-11

申请号：CN202011183633.2

申请日：2020-10-29

Applicant: 三星电子株式会社

Inventor： 石韩松 ,  闵忠基 ,  黄昌善 ,  金奇奂 ,  林钟欣

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L21/3105 ,  H01L21/311

Abstract: 提供了半导体装置及其形成方法。该方法可包括形成层叠结构，该层叠结构可包括层叠区域和阶梯区域并且可包括交替地层叠的第一层和第二层。第二层可在阶梯区域中具有阶梯形状，并且阶梯区域可包括至少一个平坦区域和至少一个倾斜阶梯区域。该方法还可包括形成覆盖层叠结构的封盖绝缘层。该封盖绝缘层可包括具有第一上表面的第一封盖区域以及具有在比第一上表面低的水平处的第二上表面的第二封盖区域。该方法还可包括将封盖绝缘层图案化以形成多个突起，然后将封盖绝缘层平坦化，多个突起中的至少一个与阶梯区域交叠。