公开(公告)号：CN109427390A

公开(公告)日：2019-03-05

申请号：CN201810899680.3

申请日：2018-08-08

Applicant: 三星电子株式会社

Inventor： 朴城贤 ,  李仁学 ,  崔在承

IPC: G11C11/419

CPC classification number: G11C11/419 ,  G11C7/12 ,  G11C7/14 ,  G11C7/18 ,  G11C11/4085 ,  G11C11/4097 ,  H01L27/1104

Abstract: 一种存储器件包括存储单元、连接到存储单元的字线、连接到存储单元的位线、连接到存储单元的互补位线、辅助位线、辅助互补位线以及开关电路。存储单元存储单个比特。开关电路响应于要在写操作期间写入储存单元中的数据比特的逻辑电平，通过使用至少一个虚设单元的至少一个或多个晶体管作为开关，将位线和互补位线中的一个电连接到辅助位线和辅助互补位线中的一个，并且至少一个虚设单元不存储数据比特。

公开(公告)号：CN108962909A

公开(公告)日：2018-12-07

申请号：CN201711130371.1

申请日：2017-11-15

Applicant: 爱思开海力士有限公司

Inventor： 成象铉 ,  金定焕 ,  金镇浩

IPC: H01L27/1157 ,  G11C11/404

CPC classification number: H01L29/40114 ,  G11C5/063 ,  G11C7/18 ,  H01L27/11 ,  H01L27/11519 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L28/75 ,  H01L28/87 ,  H01L28/91 ,  H01L29/42324 ,  G11C11/4045

Abstract: 包括电容器的半导体存储装置。一种半导体存储装置包括：半导体层，该半导体层包括存储单元区域；存储单元阵列，该存储单元阵列包括层叠在所述半导体层上的多个第一栅极层，并且被设置在所述存储单元区域中；以及电容器电路，该电容器电路被设置在所述存储单元区域外侧的所述半导体层上。所述电容器电路包括：多个栅极结构体，该多个栅极结构体各自包括层叠在所述半导体层上的第二栅极层，并且在第一方向上布置；多个电极，该多个电极被设置在所述栅极结构体之间；以及介电层，所述介电层被插置在所述栅极结构体与所述电极之间。

公开(公告)号：CN108122566A

公开(公告)日：2018-06-05

申请号：CN201711187170.5

申请日：2017-11-23

Applicant: 三星电子株式会社

Inventor： 曹溶成

IPC: G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

CPC classification number: G11C16/28 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/3427 ,  G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

Abstract: 一种非易失性存储器件包括：第一单元串，包括第一伪单元并且连接到选择的串选择线；第二单元串，包括第二伪单元并且连接到所述选择的串选择线；页缓冲器电路，被配置为选择所述第一单元串和所述第二单元串中的一个单元串以在读操作中读取数据；以及控制逻辑电路，被配置为在所述读操作中向连接到所述第一单元串和所述第二单元串中的所选择的一个单元串的位线施加第一位线电压，以及向连接到所述第一单元串和所述第二单元串中的未选择的一个单元串的位线施加第二位线电压。当选择所述第一单元串时，所述控制逻辑电路断开所述第二伪单元，并且当选择所述第二单元串时，所述控制逻辑电路断开所述第一伪单元。

公开(公告)号：CN105304123B

公开(公告)日：2018-06-01

申请号：CN201510890908.9

申请日：2015-12-04

Applicant: 上海兆芯集成电路有限公司

Inventor： 陈杰生 ,  刘杰尧

IPC: G11C11/413

CPC classification number: G11C11/412 ,  G11C5/06 ,  G11C7/18 ,  G11C8/08 ,  G11C8/10 ,  G11C8/14 ,  G11C8/16 ,  G11C11/418 ,  G11C11/419

Abstract: 一种静态随机存取存储器，包括：第一双稳态存储单元、第一位线、第一补充位线、第一字线以及第二字线。第一双稳态存储单元具有：第一存取端、第二存取端、第一存取开关以及第二存取开关。该第一存取开关经该第一字线控制，该第一存取开关耦接该第一存取端至该第一位线，该第二存取开关经该第二字线控制，该第二存取开关耦接该第二存取端至该第一补充位线。本发明能够使用更少的晶体管来实现同时有多个读操作和写操作，且使得静态随机存取存储器节省更多的空间，并且更有效率。

公开(公告)号：CN108074603A

公开(公告)日：2018-05-25

申请号：CN201710934299.1

申请日：2017-10-10

Applicant: 三星电子株式会社

Inventor： 南尚完 ,  边大锡 ,  尹治元

IPC: G11C8/10 ,  G11C8/14 ,  G11C8/08 ,  G11C7/18 ,  G11C7/12

CPC classification number: G11C16/3431 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C16/28 ,  G11C16/30 ,  G11C16/32 ,  G11C16/3459 ,  G11C8/10 ,  G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

Abstract: 提供了非易失性存储器装置及其操作方法以及控制逻辑。所述非易失性存储器装置包括结合到包含串的存储器单元阵列的控制逻辑。控制逻辑被配置为在用于从被选择的串感测数据的感测操作的设置间隔期间控制被施加到未选择的串选择线的第一弱导通电压和被施加到未选择的地选择线的第二弱导通电压。未选择的串选择线和未选择的地选择线分别连接到同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到同一条位线。第一弱导通电压和第二弱导通电压分别小于未选择的串中的串选择晶体管和地选择晶体管的阈值电压。

公开(公告)号：CN108022614A

公开(公告)日：2018-05-11

申请号：CN201711021655.7

申请日：2017-10-27

Applicant: 拉碧斯半导体株式会社

Inventor： 山田和志

IPC: G11C11/22

CPC classification number: G11C11/4091 ,  G11C5/025 ,  G11C5/063 ,  G11C5/10 ,  G11C7/02 ,  G11C7/06 ,  G11C7/12 ,  G11C7/18 ,  G11C11/221 ,  G11C11/2255 ,  G11C11/2259 ,  G11C11/2273 ,  G11C11/4085 ,  G11C11/4094 ,  G11C11/4097

Abstract: 本发明涉及半导体存储器。提供与互补读出和使用了参照信号的读出对应并且抑制了位线间的噪声的传播的半导体存储器。第一存储器区域具有：配置成j行k列的存储器单元、上位位线、字线、连接于上位位线的每2条的读出放大器、连接于上位位线的下位位线、由与第奇数行的存储器单元连接的板线和与第偶数行的存储器单元连接的板线构成的板线对、以及将与读出放大器连接的2条上位位线之中的一条或另一条固定为规定的电位的放电信号线对。第二存储器单元具有：配置成j行m列的存储器单元、字线、下位位线、每一条与在行向上配置的存储器单元连接的板线、以及被设置为在与下位位线分离后的位置与下位位线相邻的屏蔽布线。

公开(公告)号：CN107958904A

公开(公告)日：2018-04-24

申请号：CN201710962330.2

申请日：2017-10-17

Applicant: 三星电子株式会社

Inventor： 李昇映 ,  郑钟勋 ,  姜明昊 ,  都桢湖

IPC: H01L27/02

CPC classification number: H01L27/0207 ,  G11C5/147 ,  G11C7/18 ,  G11C11/40 ,  G11C11/419 ,  H01L23/5286 ,  H01L27/105 ,  H01L27/11803

Abstract: 在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。

公开(公告)号：CN107871517A

公开(公告)日：2018-04-03

申请号：CN201710610945.9

申请日：2017-07-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈彝梓 ,  安贾纳·辛格 ,  叶哲儒 ,  谢豪泰

IPC: G11C11/412 ,  G11C11/417

CPC classification number: G11C7/12 ,  G11C5/06 ,  G11C7/06 ,  G11C7/065 ,  G11C7/18 ,  G11C11/4074 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/419 ,  G11C2207/002 ,  G11C11/412 ,  G11C11/417

Abstract: 本发明实施例涉及存储器装置及其操作方法。本发明实施例提供一种存储器装置，其包含存储器单元、局部位线、数据线、第一通过门电路及第二通过门电路以及感测放大器。所述局部位线耦合到所述存储器单元。所述第一通过门电路耦合到所述局部位线及所述数据线且经配置以将所述局部位线耦合到所述数据线。所述第二通过门电路耦合到所述数据线及所述全局位线且经配置以将所述数据线耦合到所述全局位线。所述感测放大器耦合到所述数据线。

公开(公告)号：CN103811494B

公开(公告)日：2018-02-09

申请号：CN201310547253.6

申请日：2013-11-06

Applicant: 三星电子株式会社

Inventor： 李宰圭 ,  金昌圭

IPC: H01L27/10 ,  H01L27/105

CPC classification number: G11C5/063 ,  G11C7/18 ,  G11C13/0002 ,  G11C2213/82 ,  H01L27/0207 ,  H01L27/228 ,  H01L27/2436 ,  H01L43/08 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/146 ,  H01L45/147

Abstract: 半导体存储器件包括在一个单元阵列块中沿行和列二维地布置的单位单元。单位单元被分为多个单元子组，每个单元子组包括组成多个行的单位单元。每个单位单元包括选择元件和数据存储部。字线连接到组成每列的单位单元的选择元件的栅电极。位线连接到组成所述行的单位单元的数据存储部。在每个单元子组中源极线电连接到单位单元的选择元件的源极端子。源极线平行于位线。源极线与位线中的一条被选位线相邻。源极线和被选位线之间的距离等于彼此相邻的位线之间的距离。

公开(公告)号：CN107481753A

公开(公告)日：2017-12-15

申请号：CN201710419194.2

申请日：2017-06-06

Applicant: 爱思开海力士有限公司

Inventor： 金泰镐

IPC: G11C11/408 ,  G11C11/4094 ,  G11C11/4096

CPC classification number: G06F3/0625 ,  G06F3/0659 ,  G06F3/0673 ,  G11C7/1096 ,  G11C7/18 ,  G11C8/08 ,  G11C8/10 ,  G11C8/12 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/0069 ,  G11C2013/0088 ,  G11C11/4096 ,  G11C11/4087 ,  G11C11/4094

Abstract: 一种存储系统包括：存储装置，其包括写入驱动器；以及存储器控制器，其被配置为控制存储装置。存储器控制器包括命令比较电路，其被配置为将第一写入命令和第二写入命令的字线地址、位线地址和写入数据段相比较，以及当第一写入命令与第二写入命令的位线地址和写入数据段彼此相同而第一写入命令与第二写入命令的字线地址的最高有效位MSB彼此不同时，输出具有第一电平的同时写入控制信号；以及处理器，其被配置为当从命令比较电路输出具有第一电平的同时写入控制信号时，将用于同时操作第一写入命令和第二写入命令的同时写入命令传送到存储装置。写入驱动器基于同时写入控制信号来增加写入电流，以及输出增加的写入电流。