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公开(公告)号：CN118192154A
公开(公告)日：2024-06-14
申请号：CN202311235039.7
申请日：2023-09-22
Applicant: 三星电子株式会社
IPC: G03F1/36
Abstract: 一种光学近接校正(OPC)方法，包括：在生成用于晶片上的目标图案的掩模布局，将掩模布局的边划分成分段，通过以预定角度旋转掩模布局来生成经旋转的掩模布局，通过将关于经旋转的掩模布局的分段的数据输入到OPC模型来提取目标图案的轮廓，计算每个分段的边放置误差(EPE)，确定是否重新执行对目标图案的轮廓的提取，当确定重新执行对目标图案的轮廓的提取时计算分段的位移，以及按照位移移动分段；在按照所述位移移动所述分段之后，重复对所述目标图案的轮廓的提取。
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公开(公告)号：CN108695391B
公开(公告)日：2024-04-02
申请号：CN201810288244.2
申请日：2018-04-03
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336
Abstract: 本公开提供了半导体器件。一种半导体器件包括第一鳍型图案，该第一鳍型图案包括在第一方向上延伸的第一长侧和在第二方向上延伸的第一短侧。第二鳍型图案基本上平行于第一鳍型图案布置。第一栅电极交叉第一鳍型图案和第二鳍型图案。第二鳍型图案包括突出超过第一鳍型图案的第一短侧的突出部分。第一栅电极与包括第一鳍型图案的第一短侧的第一鳍型图案的端部分重叠。限定第一鳍型图案的第一短侧的第一鳍型图案的第一侧壁的至少部分由具有第一深度的第一沟槽限定。第一沟槽直接邻接具有更大的第二深度的第二沟槽。
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公开(公告)号：CN111324002B
公开(公告)日：2024-06-07
申请号：CN201910795188.6
申请日：2019-08-26
Applicant: 三星电子株式会社
Abstract: 提供了如下所述的一种制造半导体器件的方法。生成掩模布局，该掩模布局用于形成包括矩形凹口的多高度单元的目标图案。从掩模布局中检测与矩形凹口相对应的初步矩形掩模图案。多高度单元由在一个方向上布置并彼此连接的标准单元形成，并且矩形凹口设置在两个相邻的标准单元之间。响应于检测到初步矩形掩模图案，将六边形掩模图案放置在初步矩形掩模图案的至少一个短边上，以生成组合掩模图案。组合掩模图案的外边界保留在掩模布局中并且对应于目标图案的矩形凹口。基于组合掩模图案，形成目标掩模和半导体器件。
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公开(公告)号：CN118016660A
公开(公告)日：2024-05-10
申请号：CN202410056013.4
申请日：2017-10-17
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开提供标准单元和集成电路。在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。
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公开(公告)号：CN116387315A
公开(公告)日：2023-07-04
申请号：CN202310002575.6
申请日：2023-01-03
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件，包括：第一有源鳍，具有第一鳍型图案和在其间的第一分离区；第二有源鳍，具有第二鳍型图案和在其间的第二分离区，其中第一有源鳍和第二有源鳍之间的第一沟槽区具有第一深度，并且第一鳍型图案和第二鳍型图案被第一沟槽区合并；与第一有源鳍相邻的第三有源鳍，其中第一有源鳍和第三有源鳍之间的第二沟槽区具有大于第一深度的第二深度；以及与第一有源鳍和第二有源鳍以及第三有源鳍交叉的至少一条第一栅极线。
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Patent Agency Ranking
公开(公告)号：CN107958904A
公开(公告)日：2018-04-24
申请号：CN201710962330.2
申请日：2017-10-17
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0207 , G11C5/147 , G11C7/18 , G11C11/40 , G11C11/419 , H01L23/5286 , H01L27/105 , H01L27/11803
Abstract: 在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。
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公开(公告)号：CN118335740A
公开(公告)日：2024-07-12
申请号：CN202410028320.1
申请日：2024-01-08
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/088
Abstract: 一种集成电路器件可以包括从基板的表面突出并在第一水平方向上延伸的多个鳍型有源区、在基板上并在第一水平方向上延伸的至少一个栅极柱以及在所述多个鳍型有源区上在第二水平方向上布置的多个栅极组。所述多个栅极组中的每个可以包括在第二水平方向上彼此间隔开的多个栅极图案。所述多个栅极图案中的每个可以在第二水平方向上延伸。所述多个栅极图案可以包括在所述多个栅极组中的对应一个栅极组的在第二水平方向上的至少一端的至少一个虚设栅极图案。所述至少一个虚设栅极图案可以与所述至少一个栅极柱接触并且连接到所述至少一个栅极柱。
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公开(公告)号：CN111324002A
公开(公告)日：2020-06-23
申请号：CN201910795188.6
申请日：2019-08-26
Applicant: 三星电子株式会社
Abstract: 提供了如下所述的一种制造半导体器件的方法。生成掩模布局，该掩模布局用于形成包括矩形凹口的多高度单元的目标图案。从掩模布局中检测与矩形凹口相对应的初步矩形掩模图案。多高度单元由在一个方向上布置并彼此连接的标准单元形成，并且矩形凹口设置在两个相邻的标准单元之间。响应于检测到初步矩形掩模图案，将六边形掩模图案放置在初步矩形掩模图案的至少一个短边上，以生成组合掩模图案。组合掩模图案的外边界保留在掩模布局中并且对应于目标图案的矩形凹口。基于组合掩模图案，形成目标掩模和半导体器件。
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公开(公告)号：CN107958904B
公开(公告)日：2024-02-02
申请号：CN201710962330.2
申请日：2017-10-17
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。
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公开(公告)号：CN115084133A
公开(公告)日：2022-09-20
申请号：CN202210146379.1
申请日：2022-02-17
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234 , G03F1/80 , G03F1/76
Abstract: 提供了一种半导体装置。该半导体装置包括：衬底，其包括第一区域、第二区域和放置在第一区域与第二区域之间的连接区域；多个第一多沟道有源图案，其放置在衬底的第一区域中；多个第二多沟道有源图案，其放置在衬底的第二区域中；第一连接鳍型图案，其放置在衬底的连接区域中，并且在第一方向上从第一区域延伸到第二区域；以及场绝缘膜，其放置在衬底上，并且覆盖第一连接鳍型图案的上表面，其中，第一连接鳍型图案在第二方向上的宽度随着其远离第一区域而减小并且随后增大，并且第一方向垂直于第二方向。
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