公开(公告)号：CN110211955B

公开(公告)日：2024-12-13

申请号：CN201910135780.3

申请日：2019-02-21

Applicant: 三星电子株式会社

Inventor： 宋泰中 ,  都桢湖 ,  李昇映 ,  郑钟勋

IPC: H01L27/02

Abstract: 提供了一种半导体器件。半导体器件包括在衬底上彼此相邻的第一逻辑单元和第二逻辑单元、以及在第一逻辑单元与第二逻辑单元之间在第一方向上延伸的混合分离结构。每个逻辑单元包括：第一有源图案和第二有源图案，第一有源图案和第二有源图案在与第一方向相交的第二方向上延伸，并且在第一方向上彼此间隔开；以及栅电极，在第一方向上延伸并跨越第一有源图案和第二有源图案，并且所述多个栅电极以栅极间距间隔开。混合分离结构包括将第一逻辑单元的第一有源图案与第二逻辑单元的第一有源图案分离的第一分离结构；以及第一分离结构上的第二分离结构。第一分离结构的宽度大于栅极间距。

公开(公告)号：CN117558726A

公开(公告)日：2024-02-13

申请号：CN202311302918.7

申请日：2019-05-09

Applicant: 三星电子株式会社

Inventor： 都桢湖 ,  柳志秀 ,  俞炫圭 ,  李昇映 ,  李在鹏 ,  郑钟勋

IPC: H01L27/02 ,  H01L23/538 ,  H01L23/528 ,  G06F30/392

Abstract: 本公开提供了包括马蹄足结构导电图案的集成电路。该集成电路包括标准单元。标准单元可以包括多条栅线和多个第一布线。所述多个第一布线可以包括马蹄足结构导电图案，该马蹄足结构导电图案包括彼此间隔开的第一导电图案和第二导电图案。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和在垂直于第一方向的方向上从第一线图案的一端突出的第二线图案。所述多条栅线可以在第一方向上彼此间隔开第一节距，并且所述多个第二布线可以在第一方向上彼此间隔开第二节距。第一节距可以大于第二节距。

公开(公告)号：CN107958904B

公开(公告)日：2024-02-02

申请号：CN201710962330.2

申请日：2017-10-17

Applicant: 三星电子株式会社

Inventor： 李昇映 ,  郑钟勋 ,  姜明昊 ,  都桢湖

IPC: H01L27/02

Abstract: 在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。

公开(公告)号：CN107919354B

公开(公告)日：2023-11-17

申请号：CN201710641748.3

申请日：2017-07-31

Applicant: 三星电子株式会社

Inventor： 金珍泰 ,  都桢湖 ,  宋泰中 ,  赵斗熙 ,  李昇映

IPC: H01L27/02 ,  G06F30/39 ,  G06F30/398

Abstract: 一种包括经修改单元的集成电路及设计集成电路的方法，所述方法包括：接收用于定义所述集成电路的输入数据；从包括多个标准单元的标准单元库接收信息；从包括至少一个经修改单元的经修改单元库接收信息，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性；以及通过响应于所述输入数据、来自所述标准单元库的所述信息以及来自所述经修改单元库的所述信息执行放置及布线，来产生输出数据。通过使用具有与标准单元相同的功能且具有比标准单元提高的可布线性的经修改单元，可减小集成电路的占用面积。

公开(公告)号：CN116895634A

公开(公告)日：2023-10-17

申请号：CN202310369604.2

申请日：2023-04-07

Applicant: 三星电子株式会社

Inventor： 咸富铉 ,  洪炳鹤 ,  郑明勋 ,  洪元赫 ,  李昇映 ,  徐康一

IPC: H01L23/498 ,  H01L23/538 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/48

Abstract: 提供一种半导体芯片架构及其制造方法，该半导体芯片架构包括：晶片；在晶片的第一侧上的工艺线前端(FEOL)层，该FEOL层包括在晶片的第一侧上的半导体器件、在晶片中的浅沟槽隔离(STI)结构以及在半导体器件和晶片上的层间电介质(ILD)结构；提供在FEOL层上的工艺线中段(MOL)层，该MOL层包括接触和连接到该接触的通路；绝缘层，在晶片的第一侧上并在水平方向上与通路相邻；以及电源轨，从晶片的与第一侧相对的第二侧穿透晶片，其中通路在垂直方向上延伸穿过ILD结构、STI结构和晶片以接触电源轨。

公开(公告)号：CN112908988A

公开(公告)日：2021-06-04

申请号：CN202011405734.X

申请日：2020-12-03

Applicant: 三星电子株式会社

Inventor： 白尚训 ,  李昇映

IPC: H01L27/02 ,  H01L23/538

Abstract: 提供一种半导体器件。该半导体器件包括在第一方向上延伸的第一方向多个配线以及在与第一方向相交的第二方向上延伸的第二方向多个配线。在第一方向上延伸的第一方向多个配线包括：栅极配线，在第二方向上以栅极节距彼此间隔开；第一配线，在栅极配线之上，在第二方向上以第一节距彼此间隔开；第二配线，在第一配线之上，在第二方向上以第二节距彼此间隔开；以及第三配线，在第二配线之上，在第二方向上以第三节距彼此间隔开。栅极节距和第二节距之间的比率为6:5。

公开(公告)号：CN112466871A

公开(公告)日：2021-03-09

申请号：CN202010940222.7

申请日：2020-09-09

Applicant: 三星电子株式会社

Inventor： 白尚训 ,  姜明吉 ,  朴在浩 ,  李昇映

IPC: H01L27/02 ,  H01L27/118

Abstract: 一种集成电路包括第一有源区和第二有源区、在第一有源区和第二有源区上的第一标准单元和第二标准单元以及在第一标准单元和第二标准单元之间并包括第一绝缘隔离物和第二绝缘隔离物的填充单元。填充单元具有一个节距的尺寸。第一绝缘隔离物和第二绝缘隔离物彼此间隔开所述一个节距的尺寸。填充单元的第一绝缘隔离物设置在第一标准单元和填充单元之间的第一边界处。填充单元的第二绝缘隔离物设置在第二标准单元和填充单元之间的第二边界处。第一绝缘隔离物和第二绝缘隔离物将第一有源区的至少一部分分隔开，并将第二有源区的至少一部分分隔开。

公开(公告)号：CN107104101B

公开(公告)日：2019-02-15

申请号：CN201710397056.9

申请日：2015-07-22

Applicant: 三星电子株式会社

Inventor： 白尚训 ,  吴祥奎 ,  都桢湖 ,  朴善暎 ,  李昇映 ,  元孝植

IPC: H01L27/02 ,  H01L27/092 ,  H01L27/118 ,  H01L21/336

Abstract: 提供了一种集成电路(IC)、一种半导体装置和一种标准单元库。集成电路(IC)可包括至少一个单元，所述至少一个单元包括：多条导线，沿第一方向延伸并且沿与第一方向垂直的第二方向彼此平行；第一接触件，分别设置在所述多条导线中的至少一条导线的两侧处；以及第二接触件，设置在所述至少一条导线和第一接触件上并通过电连接到所述至少一条导线和第一接触件而形成单个节点。

公开(公告)号：CN108206183A

公开(公告)日：2018-06-26

申请号：CN201710956783.4

申请日：2017-10-13

Applicant: 三星电子株式会社

Inventor： 都桢湖 ,  郑钟勋 ,  李昇映 ,  宋泰中

IPC: H01L27/04 ,  H01L23/528 ,  G06F17/50

Abstract: 一种集成电路包括：下层，包括在第一方向上延伸的第一下部图案和第二下部图案；布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；布置在第一通孔上的第一上部图案；以及布置在第二通孔上的第二上部图案，其中第一颜色被分配给第一上部图案，第二颜色被分配给第二上部图案，第一上部图案和第二上部图案在第二方向上彼此邻近，并且第一通孔布置在第一下部图案的第一边缘区域中，第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，第二边缘区域与第一边缘区域相对。

公开(公告)号：CN118366990A

公开(公告)日：2024-07-19

申请号：CN202311743963.6

申请日：2023-12-18

Applicant: 三星电子株式会社

Inventor： 都桢湖 ,  柳志秀 ,  俞炫圭 ,  李昇映 ,  郑珉在

IPC: H01L27/092 ,  H01L23/48 ,  H01L23/528 ,  H01L21/8238 ,  G06F30/394

Abstract: 一种集成电路可以包括：栅电极，包括在第一方向上间隔开的第一栅电极和第二栅电极、以及在第一方向上间隔开的第三栅电极和第四栅电极。第二栅电极和第三栅电极接收第一控制信号，并且第一栅电极和第四栅电极接收第二控制信号。该集成电路还包括在第一栅电极和第二栅电极之间的第一漏区、以及在第三栅电极和第四栅电极之间的第二漏区，其中，第一漏区和第二漏区彼此电连接。该集成电路包括连接到第一漏区和第二漏区以及第一栅电极至第四栅电极中的至少一个的正面配线层、以及连接到第一漏区和第二漏区以及第一栅电极至第四栅电极中的至少另一个的背面配线层。