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公开(公告)号：CN118471977A
公开(公告)日：2024-08-09
申请号：CN202410662423.3
申请日：2018-10-30
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , H03K19/0185
Abstract: 提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。
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公开(公告)号：CN109962066B
公开(公告)日：2024-06-14
申请号：CN201811276469.2
申请日：2018-10-30
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , H03K19/0185
Abstract: 提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。
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公开(公告)号：CN118016660A
公开(公告)日：2024-05-10
申请号：CN202410056013.4
申请日：2017-10-17
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开提供标准单元和集成电路。在一个实施例中，标准单元包括：第一有源区及第二有源区，在所述第一有源区与所述第二有源区之间界定中间区；以及第一栅极线、第二栅极线及第三栅极线，与所述第一有源区及所述第二有源区交叉且与所述中间区交叉。所述第一栅极线在所述中间区中被第一间隙绝缘层划分成上部第一栅极线及下部第一栅极线，所述第二栅极线未被划分，且所述第三栅极线在所述中间区中被第二间隙绝缘层划分成上部第三栅极线及下部第三栅极线。
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公开(公告)号：CN117556774A
公开(公告)日：2024-02-13
申请号：CN202311391157.7
申请日：2017-07-31
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/394
Abstract: 一种包括经修改单元的集成电路及设计集成电路的方法，所述方法包括：接收用于定义所述集成电路的输入数据；从包括多个标准单元的标准单元库接收信息；从包括至少一个经修改单元的经修改单元库接收信息，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性；以及通过响应于所述输入数据、来自所述标准单元库的所述信息以及来自所述经修改单元库的所述信息执行放置及布线，来产生输出数据。通过使用具有与标准单元相同的功能且具有比标准单元提高的可布线性的经修改单元，可减小集成电路的占用面积。
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公开(公告)号：CN110518009B
公开(公告)日：2023-10-24
申请号：CN201910383239.4
申请日：2019-05-09
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/535 , G06F30/392
Abstract: 本公开提供了包括马蹄足结构导电图案的集成电路。该集成电路包括标准单元。标准单元可以包括多条栅线和多个第一布线。所述多个第一布线可以包括马蹄足结构导电图案，该马蹄足结构导电图案包括彼此间隔开的第一导电图案和第二导电图案。第一导电图案和第二导电图案中的每个可以包括在第一方向上延伸的第一线图案和在垂直于第一方向的方向上从第一线图案的一端突出的第二线图案。所述多条栅线可以在第一方向上彼此间隔开第一节距，并且所述多个第二布线可以在第一方向上彼此间隔开第二节距。第一节距可以大于第二节距。
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Patent Agency Ranking
公开(公告)号：CN109087914B
公开(公告)日：2023-06-23
申请号：CN201810609378.X
申请日：2018-06-13
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392
Abstract: 提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front‑end‑of‑line，FEOL)区域和在FEOL区域上的后段工艺(back‑end‑of‑line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。
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公开(公告)号：CN116093100A
公开(公告)日：2023-05-09
申请号：CN202211375183.6
申请日：2022-11-04
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/394 , G06F30/3947
Abstract: 提供了一种集成电路及其形成方法，该集成电路包括第一标准单元，第一标准单元包括：第一金属层，第一金属层包括分别在第一水平方向上延伸并在第二水平方向上彼此间隔开的多个轨道、包括形成在从所述多个轨道中选择的轨道上的导电图案的参差不齐的图案、以及离开所述多个轨道形成的连接图案；分别在第二水平方向上延伸的多条栅极线；以及栅极接触，配置为将从所述多条栅极线中选择的栅极线连接到第一金属层以将连接图案连接到所选择的栅极线。
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公开(公告)号：CN115394773A
公开(公告)日：2022-11-25
申请号：CN202210188963.3
申请日：2022-02-28
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了一种半导体器件及其制造方法。所述半导体器件可以包括：衬底，所述衬底包括在第一方向上彼此相邻并共享单元边界的第一逻辑单元和第二逻辑单元；第一金属层，所述第一金属层位于所述衬底上，所述第一金属层包括电力线，所述电力线设置在所述单元边界上以在与所述第一方向交叉的第二方向上延伸并具有平行于所述第二方向的中心线；以及第二金属层，所述第二金属层位于所述第一金属层上。所述第二金属层可以包括设置在所述第一逻辑单元和所述第二逻辑单元中的每一者上的第一上互连线和第二上互连线。所述第一上互连线可以沿着第一互连轨道在第一方向上延伸。所述第二上互连线可以沿着第二互连轨道在所述第一方向上延伸。
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公开(公告)号：CN115117052A
公开(公告)日：2022-09-27
申请号：CN202210130051.0
申请日：2022-02-11
Applicant: 三星电子株式会社
Abstract: 公开了提供增加的引脚接入点的集成电路及其设计方法。所述集成电路包括：第一单元，所述第一单元包括在第一线路层中沿着第一轨迹在第一方向上延伸的第一下图案；以及第二单元，所述第二单元包括在所述第一线路层中沿着所述第一轨迹在所述第一方向上延伸的第二下图案，并且所述第二下图案与所述第一下图案相距所述第一线路层的最小间距或者更远，其中，所述第一下图案对应于所述第一单元的引脚，并且与所述第一下图案距所述第一单元与所述第二单元之间的边界相比，所述第二下图案距所述第一单元与所述第二单元之间的边界更远。
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公开(公告)号：CN114078835A
公开(公告)日：2022-02-22
申请号：CN202110724796.5
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392
Abstract: 一种集成电路包括：第一列，包括被排列和放置在多个第一行中的多个第一单元，每个第一行具有第一宽度并在第一水平方向上延伸；第二列，包括被排列和放置在多个第二行中的多个第二单元，每个第二行具有第二宽度并在第一水平方向上延伸；以及接口列，在第一列和第二列之间在垂直于第一水平方向的第二水平方向上延伸，其中接口列包括配置为向阱提供第一电源电压的至少一个阱抽头和配置为向衬底提供第二电源电压的至少一个衬底抽头。
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