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公开(公告)号：CN108806753A
公开(公告)日：2018-11-13
申请号：CN201810393530.5
申请日：2018-04-27
申请人： 拉碧斯半导体株式会社
发明人： 山田和志
CPC分类号： G11C11/2273 , G11C11/221 , G11C16/26 , G11C5/063 , G11C5/10 , G11C16/24
摘要： 本发明涉及非易失性半导体存储装置。提供一种能够扩大偏移调整范围的上限来进行自由度高的偏移调整的非易失性半导体存储装置。具有：第一电位保持线，对从存储器单元读出的存储电位进行保持；第二电位保持线，对从存储器单元读出的参照电位进行保持；读出放大器，一端连接于第一电位保持线，并且，另一端连接于第二电位保持线，对由第一电位保持线保持的存储电位与由第二电位保持线保持的参照电位的电位差进行放大；电容元件，连接于第一电位保持线；第一可变电容装置，能够调整电容值，并且，经由电容元件连接于第一电位保持线；偏移指令信号供给部，将用于控制偏移量的偏移指令信号向第一可变电容装置供给；以及第二可变电容装置，能够调整电容值，并且，连接于第二电位保持线。
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公开(公告)号：CN107995991A
公开(公告)日：2018-05-04
申请号：CN201680017549.9
申请日：2016-04-01
CPC分类号： G11C7/08 , G11C5/10 , G11C7/062 , G11C7/12 , G11C7/14 , G11C11/1673 , G11C13/004 , G11C16/28 , G11C2013/0042 , G11C2013/0054 , H03F3/45179 , H03F3/45775 , H03F2203/45212
摘要： 根据本公开的一些示例的偏移消除感测放大器可以使用双感测裕度结构和正反馈来实现更好的性能特性和读取稳定性，而无需多级操作。例如，感测放大器可以包括与第一成对的感测开关并联地交叉耦合的第二对感测开关、以及在成对的负载晶体管之前耦合在线路中的成对的退化晶体管。
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公开(公告)号：CN104517645A
公开(公告)日：2015-04-15
申请号：CN201410206549.6
申请日：2014-05-16
申请人： 上海华虹宏力半导体制造有限公司
摘要： 本发明公开了一种闪存低速读模式控制电路，包括：电荷泵，由串联两个电阻和一个第一开关组成的第一分压电路，由两个电容串联形成的第二分压电路。第一开关用于对低速读模式的数据读取模式和电荷泵漏电模式进行切换，在数据读取模式中，两个电阻形成的第一分压通过比较器、与非门和缓冲器反馈到电荷泵的输入端，使得电荷泵的输出电压的稳定值和第一分压成比例。在电荷泵漏电模式，第二分压电路监测电荷泵的输出电压，当输出电压低于低阈值电压时，形成反馈信号到电荷泵的输入端并使电荷泵开启，当输出电压高于低阈值电压时，形成反馈信号到电荷泵的输入端并使电荷泵停止工作。本发明能大大降低整个低速读模式的平均电流，降低读取过程的功耗。
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公开(公告)号：CN104517645B
公开(公告)日：2019-08-13
申请号：CN201410206549.6
申请日：2014-05-16
申请人： 上海华虹宏力半导体制造有限公司
摘要： 本发明公开了一种闪存低速读模式控制电路，包括：电荷泵，由串联两个电阻和一个第一开关组成的第一分压电路，由两个电容串联形成的第二分压电路。第一开关用于对低速读模式的数据读取模式和电荷泵漏电模式进行切换，在数据读取模式中，两个电阻形成的第一分压通过比较器、与非门和缓冲器反馈到电荷泵的输入端，使得电荷泵的输出电压的稳定值和第一分压成比例。在电荷泵漏电模式，第二分压电路监测电荷泵的输出电压，当输出电压低于低阈值电压时，形成反馈信号到电荷泵的输入端并使电荷泵开启，当输出电压高于低阈值电压时，形成反馈信号到电荷泵的输入端并使电荷泵停止工作。本发明能大大降低整个低速读模式的平均电流，降低读取过程的功耗。
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公开(公告)号：CN108022614A
公开(公告)日：2018-05-11
申请号：CN201711021655.7
申请日：2017-10-27
申请人： 拉碧斯半导体株式会社
发明人： 山田和志
IPC分类号： G11C11/22
CPC分类号： G11C11/4091 , G11C5/025 , G11C5/063 , G11C5/10 , G11C7/02 , G11C7/06 , G11C7/12 , G11C7/18 , G11C11/221 , G11C11/2255 , G11C11/2259 , G11C11/2273 , G11C11/4085 , G11C11/4094 , G11C11/4097
摘要： 本发明涉及半导体存储器。提供与互补读出和使用了参照信号的读出对应并且抑制了位线间的噪声的传播的半导体存储器。第一存储器区域具有：配置成j行k列的存储器单元、上位位线、字线、连接于上位位线的每2条的读出放大器、连接于上位位线的下位位线、由与第奇数行的存储器单元连接的板线和与第偶数行的存储器单元连接的板线构成的板线对、以及将与读出放大器连接的2条上位位线之中的一条或另一条固定为规定的电位的放电信号线对。第二存储器单元具有：配置成j行m列的存储器单元、字线、下位位线、每一条与在行向上配置的存储器单元连接的板线、以及被设置为在与下位位线分离后的位置与下位位线相邻的屏蔽布线。
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公开(公告)号：CN102436846B
公开(公告)日：2016-09-21
申请号：CN201110284005.8
申请日：2011-09-14
申请人： 株式会社半导体能源研究所
IPC分类号： G11C11/4063 , G11C11/413
CPC分类号： G11C5/10 , G11C7/12 , G11C7/18 , G11C11/4085 , G11C11/4094 , G11C11/4097 , H01L27/0207 , H01L27/0688 , H01L27/10805 , H01L27/10873 , H01L27/10885 , H01L27/10897 , H01L27/1207 , H01L27/1225 , H01L29/7869
摘要： 本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。在根据本发明实施例的存储设备中，位线被分为多组，字线也被分为多组。分配给一组的字线被连接到存储单元，该存储单元连接到分配给一组的位线。此外，每组位线的驱动是由多个位线驱动电路中的专用位线驱动电路来控制的。此外，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列彼此交叠。
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公开(公告)号：CN102436846A
公开(公告)日：2012-05-02
申请号：CN201110284005.8
申请日：2011-09-14
申请人： 株式会社半导体能源研究所
IPC分类号： G11C11/4063 , G11C11/413
CPC分类号： G11C5/10 , G11C7/12 , G11C7/18 , G11C11/4085 , G11C11/4094 , G11C11/4097 , H01L27/0207 , H01L27/0688 , H01L27/10805 , H01L27/10873 , H01L27/10885 , H01L27/10897 , H01L27/1207 , H01L27/1225 , H01L29/7869
摘要： 本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。在根据本发明实施例的存储设备中，位线被分为多组，字线也被分为多组。分配给一组的字线被连接到存储单元，该存储单元连接到分配给一组的位线。此外，每组位线的驱动是由多个位线驱动电路中的专用位线驱动电路来控制的。此外，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列彼此交叠。
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