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公开(公告)号：CN107039070B
公开(公告)日：2022-06-14
申请号：CN201710061158.3
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/419 , H01L27/02
Abstract: 一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
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公开(公告)号：CN1725373A
公开(公告)日：2006-01-25
申请号：CN200510082155.5
申请日：2005-07-04
Applicant: 三星电子株式会社
IPC: G11C11/413 , G11C7/00
CPC classification number: G11C11/417
Abstract: 一种采用有效电压结构的SRAM，其在工艺－电压－温度(PVT)改变时仍能稳定。该SRAM为SRAM单元提供的有效电源电压是通过将电源电压降低一晶体管的阈值电压而得到的，且有效地电压是通过将地电压提升一晶体管的阈值电压而得到的。由于使用二极管型的PMOS和NMOS晶体管连接在电源电压与有效电源电压之间，且使用二极管型的NMOS和PMOS晶体管连接在地电压与有效地电压之间，就提供了即使在不同PVT变化下仍稳定的有效电源电压电平和有效地电压电平，因此具有稳定的低漏电流特性。
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公开(公告)号：CN114898791B
公开(公告)日：2024-12-20
申请号：CN202210610664.4
申请日：2017-01-25
Applicant: 三星电子株式会社
IPC: G11C11/418 , G11C11/413 , G11C7/08 , G11C11/419 , H01L23/528 , H01L27/02 , H01L27/092 , H10B10/00
Abstract: 一种半导体设备，包括：第一有源区域和第二有源区域，其沿第一方向延伸，所述第一有源区域和第二有源区域被设置在基底中；第一栅电极，其沿垂直于第一方向的第二方向延伸，其中，所述第一栅电极在第一有源区域和第二有源区域上连续延伸；第二栅电极，其在第一有源区域上沿第二方向延伸；第三栅电极，其在第一有源区域和第二有源区域上沿第二方向延伸；第一触点，其被设置在第一栅电极的第一侧处的第一有源区域上；第二触点，其被设置在第二栅电极的第二侧处的第一有源区域上；第三触点，其被设置在第一栅电极上；第四触点，其被设置在第二栅电极上；第一导线，其经由第三触点连接到第一栅电极；和第二导线，其与第一触点的部分、第二触点的部分和第四触点的部分重叠，其中，第一电压被提供给第二导线，其中，第二导线的至少一部分沿第一方向延伸，以及第二导线的至少一部分在平面图上与第二栅电极相交。
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公开(公告)号：CN117878080A
公开(公告)日：2024-04-12
申请号：CN202311252034.5
申请日：2023-09-26
Applicant: 三星电子株式会社
IPC: H01L23/48 , H01L23/528 , H01L23/535 , H01L23/538 , H01L23/482 , H01L23/488 , H01L25/065
Abstract: 提供了一种包括管芯间接口的三维半导体集成电路装置。所述三维半导体集成电路装置包括顶部管芯和底部管芯，顶部管芯包括设置在顶部管芯的顶表面上的多个微单元、设置在顶部管芯的底表面上的多个微凸块以及将多个微单元连接到多个微凸块的布线图案，底部管芯包括设置在其顶表面上的多个宏单元，其中，多个宏单元分别电连接到多个微凸块，其中，设置多个微单元的区域的尺寸小于设置多个微凸块的区域的尺寸。
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公开(公告)号：CN117423698A
公开(公告)日：2024-01-19
申请号：CN202311388943.1
申请日：2018-04-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/528 , H01L27/02
Abstract: 本发明提供一种集成电路，其包含：多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。下部源极/漏极接触件的顶部表面可以大于上部源极/漏极接触件的底部表面。
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Patent Agency Ranking
公开(公告)号：CN108154896B
公开(公告)日：2023-08-01
申请号：CN201711273558.7
申请日：2017-12-06
Applicant: 三星电子株式会社
IPC: G11C11/419
Abstract: 本申请公开了一种静态随机存取存储器装置，包括：排列成行和列的多个存储器单元；写入驱动器，其配置为在写入操作中将对应于写入数据的位线电压施加至在所述多个存储器单元的列方向上延伸的位线；以及子电力线，其配置为在写入操作中将单元驱动电压传输至所述多个存储器单元，在平行于所述位线的方向上延伸，并包括第一节点和第二节点。将所述单元驱动电压施加至所述子电力线的第一节点，并且所述子电力线的第一节点与所述写入驱动器的输出节点在所述多个存储器单元的行方向上对齐。
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公开(公告)号：CN109841245A
公开(公告)日：2019-06-04
申请号：CN201811432274.2
申请日：2018-11-28
Applicant: 三星电子株式会社
IPC: G11C11/419
Abstract: 一种存储设备，包括存储单元阵列和外围电路。所述存储单元阵列接收第一电源电压并包括基于所述第一电源电压存储数据的多个位单元。所述外围电路接收第二电源电压，并基于第二电源电压控制存储单元阵列。所述外围电路包括电压生成电路，其接收第一电源电压和第二电源电压。所述电压生成电路在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。
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公开(公告)号：CN108154896A
公开(公告)日：2018-06-12
申请号：CN201711273558.7
申请日：2017-12-06
Applicant: 三星电子株式会社
IPC: G11C11/419
CPC classification number: G11C11/419 , G11C5/063 , G11C5/14 , G11C5/147 , G11C7/1096 , G11C11/412 , H01L27/1104 , H01L29/785
Abstract: 本申请公开了一种静态随机存取存储器装置，包括：排列成行和列的多个存储器单元；写入驱动器，其配置为在写入操作中将对应于写入数据的位线电压施加至在所述多个存储器单元的列方向上延伸的位线；以及子电力线，其配置为在写入操作中将单元驱动电压传输至所述多个存储器单元，在平行于所述位线的方向上延伸，并包括第一节点和第二节点。将所述单元驱动电压施加至所述子电力线的第一节点，并且所述子电力线的第一节点与所述写入驱动器的输出节点在所述多个存储器单元的行方向上对齐。
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公开(公告)号：CN109841245B
公开(公告)日：2024-03-22
申请号：CN201811432274.2
申请日：2018-11-28
Applicant: 三星电子株式会社
IPC: G11C11/419
Abstract: 一种存储设备，包括存储单元阵列和外围电路。所述存储单元阵列接收第一电源电压并包括基于所述第一电源电压存储数据的多个位单元。所述外围电路接收第二电源电压，并基于第二电源电压控制存储单元阵列。所述外围电路包括电压生成电路，其接收第一电源电压和第二电源电压。所述电压生成电路在对多个位单元的存储器操作期间，直接或间接地基于第一电源电压和第二电源电压之间的差，自适应地调节字线驱动电压，以及将调节的字线驱动电压施加到与从所述多个位单元中选择的第一位单元耦接的第一字线。
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公开(公告)号：CN108695319B
公开(公告)日：2023-11-14
申请号：CN201810315561.9
申请日：2018-04-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/528 , H01L27/02
Abstract: 本发明提供一种集成电路，其包含：多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。下部源极/漏极接触件的顶部表面可以大于上部源极/漏极接触件的底部表面。
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