公开(公告)号：CN1945801A

公开(公告)日：2007-04-11

申请号：CN200610139687.2

申请日：2006-09-28

Applicant: 富士通株式会社

Inventor： 山本知成 ,  久保智裕

IPC: H01L21/336 ,  H01L21/324

CPC classification number: H01L21/26506 ,  H01L21/26513 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/7836

Abstract: 本发明的目的是提供一种能形成高性能MOS晶体管的半导体器件的制造方法，该制造方法包括以下步骤：在半导体衬底上经栅极绝缘膜形成栅电极(S1)；使用栅电极作为掩模，将杂质引入到半导体衬底中(S7)；将控制扩散的物质引入到半导体衬底中，以控制杂质扩散(S8)；在栅电极的各个侧表面上形成侧壁绝缘膜(S9)；使用栅电极和侧壁绝缘膜作为掩模，将杂质深深地引入半导体衬底中(S10)；通过使用快速热退火法的退火处理激活杂质(S11)；以及通过毫秒退火处理进一步激活杂质(S12)。

公开(公告)号：CN1218298A

公开(公告)日：1999-06-02

申请号：CN98108029.4

申请日：1998-04-28

Applicant: 三星电子株式会社

Inventor： 金贤植 ,  申宪宗 ,  李受哲

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/6659 ,  H01L29/1083 ,  H01L29/6656 ,  H01L29/7833 ,  H01L29/7836 ,  Y10S257/90

Abstract: 一种可抑制伴随元件的微小化而产生的短沟道效应的高速/高性能金属氧化物晶体管及其制造方法,该金属氧化物晶体管包括半导体衬底、栅绝缘膜、栅电极、氧化膜、第一隔离区、第二隔离区、第一掺杂层、第二掺杂层、第三掺杂层、以及第四掺杂层。

公开(公告)号：CN87107677A

公开(公告)日：1988-06-22

申请号：CN87107677

申请日：1987-11-03

Applicant: 英特尔公司

Inventor： 吴彬中 ,  马克·A·霍勒 ,  恩德·霍克莱克 ,  桑德拉·S·李

IPC: H01L21/82 ,  H01L21/265 ,  H01L21/31

CPC classification number: H01L29/66598 ,  H01L21/823864 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7836 ,  Y10S148/053 ,  Y10S148/082 ,  Y10S148/106 ,  Y10S438/965

Abstract: 本发明叙述了一种形成金属氧化物半导体场效应晶体管(MOSFET)的方法，其中的源和漏区的配置是通过基本上垂直于衬底表面的离子注入方式分两个步骤实现的，使得杂质的浓度随着远离电极元件的横向距离而增加，以便抑制热电子注入，防止沟道效应，增加穿通电压以及增加对栅有利的击穿电压。

公开(公告)号：CN104137238B

公开(公告)日：2017-08-18

申请号：CN201280070697.9

申请日：2012-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  角村贵昭 ,  岩松俊明

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627

Abstract: 一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极‑漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

公开(公告)号：CN106206728A

公开(公告)日：2016-12-07

申请号：CN201510251446.6

申请日：2015-05-18

Applicant: 力晶科技股份有限公司

Inventor： 永井享浩

IPC: H01L29/78 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8247 ,  H01L29/423

CPC classification number: H01L27/11526 ,  H01L21/2652 ,  H01L21/26586 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11541 ,  H01L29/4925 ,  H01L29/4983 ,  H01L29/513 ,  H01L29/66492 ,  H01L29/6659 ,  H01L29/66825 ,  H01L29/7833 ,  H01L29/7836 ,  H01L29/788

Abstract: 本发明公开一种半导体晶体管与闪存存储器及其制造方法。该闪存存储器，设置于基底上。闪存存储器具有半导体晶体管。此半导体晶体管具有堆叠栅极结构、淡掺杂区与间隙壁。堆叠栅极结构具有依序设置于基底上的栅介电层、第一导体层、介电层以及第二导体层。介电层周围具有开口使第一导体层电连接第二导体层。淡掺杂区设置于堆叠栅极结构旁、且位于开口下的基底中。间隙壁设置于堆叠栅极结构侧壁。利用控制开口下第一导体层的高度可调整间隙壁的宽度，以及利用介电层作为掩模层设置淡掺杂区，可增加淡掺杂区裕度，得到良好的电性。

公开(公告)号：CN105206574A

公开(公告)日：2015-12-30

申请号：CN201510458953.7

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： R·阿尔加瓦尼 ,  L·希弗伦 ,  P·拉纳德 ,  S·E·汤普森 ,  C·德维尔纳夫

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L27/0921 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/36 ,  H01L29/365 ,  H01L29/4966 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7836

Abstract: 本申请公开了一种包含多个器件类型的集成电路管芯，包括：多个掺杂阱，至少一些掺杂阱被二次掺杂以形成用于第一器件类型的屏蔽层，至少一些掺杂阱支持第二器件类型；阈值电压调节层，位于第一器件类型的屏蔽层上，被掺杂以提供阈值电压设置凹槽；第一沟道层，位于阈值电压调节层上；第二沟道层，位于第二器件类型的掺杂阱上；以及多个栅极堆叠体，位于第一沟道层和第二沟道层上，至少一些栅极堆叠体具有第一成分，而其他栅极堆叠体具有第二成分。采用本申请的技术方案，能够实现对在精确范围内的阈值电压设定的调整。

公开(公告)号：CN103038721B

公开(公告)日：2015-08-19

申请号：CN201180035830.2

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： L·希弗伦 ,  P·拉纳德 ,  P·E·格雷戈里 ,  S·R·松库沙莱 ,  W·张 ,  S·E·汤普森

IPC: G05F1/10 ,  H01L29/78

CPC classification number: H01L29/1083 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1045 ,  H01L29/36 ,  H01L29/66537 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7836

Abstract: 一种具有穿通抑制的先进晶体管，包括具有长度Lg的栅极，掺杂为具有第一掺杂剂浓度的阱，以及定位在所述栅极下方且具有第二掺杂剂浓度的屏蔽区域。所述第二掺杂剂浓度可以大于5×10个掺杂剂原子/cm。至少一个穿通抑制区域设置在所述栅极下方且在所述屏蔽区域与所述阱之间。所述穿通抑制区域具有介于所述第一掺杂剂浓度与所述第二掺杂剂浓度之间的第三掺杂剂浓度。可以将偏置电压施加到所述阱区域以调节所述晶体管的阈值电压。

公开(公告)号：CN103985633A

公开(公告)日：2014-08-13

申请号：CN201310050746.9

申请日：2013-02-08

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 赵猛

IPC: H01L21/336 ,  H01L21/266

CPC classification number: H01L29/66636 ,  H01L29/7833 ,  H01L29/7836 ,  H01L29/7848

Abstract: 本发明提供一种PMOS晶体管的制备方法，本发明在形成应力填充层之后及对其进行源漏注入之前，增加对栅区域下方邻接源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区，进一步，对该区域进行C离子注入，将离子注入B掺杂杂质固定于所述轻掺杂源漏延伸区中，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能。

公开(公告)号：CN103038721A

公开(公告)日：2013-04-10

申请号：CN201180035830.2

申请日：2011-06-21

Applicant: 苏沃塔公司

Inventor： L·希弗伦 ,  P·拉纳德 ,  P·E·格雷戈里 ,  S·R·松库沙莱 ,  W·张 ,  S·E·汤普森

IPC: G05F1/10 ,  H01L29/78

CPC classification number: H01L29/1083 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1045 ,  H01L29/36 ,  H01L29/66537 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7836

Abstract: 一种具有穿通抑制的先进晶体管，包括具有长度Lg的栅极，掺杂为具有第一掺杂剂浓度的阱，以及定位在所述栅极下方且具有第二掺杂剂浓度的屏蔽区域。所述第二掺杂剂浓度可以大于5×10个掺杂剂原子/cm。至少一个穿通抑制区域设置在所述栅极下方且在所述屏蔽区域与所述阱之间。所述穿通抑制区域具有介于所述第一掺杂剂浓度与所述第二掺杂剂浓度之间的第三掺杂剂浓度。可以将偏置电压施加到所述阱区域以调节所述晶体管的阈值电压。

公开(公告)号：CN102760734A

公开(公告)日：2012-10-31

申请号：CN201210131432.7

申请日：2012-04-26

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  上西明夫

IPC: H01L27/088 ,  H01L21/82 ,  H01L29/36

CPC classification number: H01L29/1045 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823475 ,  H01L21/823493 ,  H01L21/823814 ,  H01L21/82385 ,  H01L21/823871 ,  H01L21/823892 ,  H01L27/0207 ,  H01L29/0692 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/41758 ,  H01L29/42364 ,  H01L29/4238 ,  H01L29/66568 ,  H01L29/66575 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7835 ,  H01L29/7836

Abstract: 提供了一种半导体器件及其制造方法。高压晶体管包括：第一杂质层；形成于所述第一杂质层内部的第二杂质层，以便将所述第二杂质层置于其间；形成于所述第一杂质层内部的第三杂质层和第四杂质层的配对；第五杂质层，从所述第一杂质层的最上表面形成至所述第一杂质层的内部以便在布置所述第二杂质层的方向上沿着所述主表面突出；以及导电层，形成于所述第二杂质层的最上表面上方。所述第四杂质层中的杂质浓度高于所述第三杂质层和所述第五杂质层中的杂质浓度，并且所述第五杂质层中的杂质浓度高于所述第三杂质层中的杂质浓度。