公开(公告)号：CN105206574A

公开(公告)日：2015-12-30

申请号：CN201510458953.7

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： R·阿尔加瓦尼 ,  L·希弗伦 ,  P·拉纳德 ,  S·E·汤普森 ,  C·德维尔纳夫

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L27/0921 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/36 ,  H01L29/365 ,  H01L29/4966 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7836

Abstract: 本申请公开了一种包含多个器件类型的集成电路管芯，包括：多个掺杂阱，至少一些掺杂阱被二次掺杂以形成用于第一器件类型的屏蔽层，至少一些掺杂阱支持第二器件类型；阈值电压调节层，位于第一器件类型的屏蔽层上，被掺杂以提供阈值电压设置凹槽；第一沟道层，位于阈值电压调节层上；第二沟道层，位于第二器件类型的掺杂阱上；以及多个栅极堆叠体，位于第一沟道层和第二沟道层上，至少一些栅极堆叠体具有第一成分，而其他栅极堆叠体具有第二成分。采用本申请的技术方案，能够实现对在精确范围内的阈值电压设定的调整。

公开(公告)号：CN103081091B

公开(公告)日：2015-09-02

申请号：CN201180040485.1

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： R·阿尔加瓦尼 ,  L·希弗伦 ,  P·拉纳德 ,  S·E·汤普森 ,  C·德维尔纳夫

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/10

CPC classification number: H01L27/0921 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/36 ,  H01L29/365 ,  H01L29/4966 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7836

Abstract: 结构和制造其的方法涉及深耗尽沟道（DDC）设计，允许基于CMOS的器件具有比传统体CMOS减小的σVT，并可以允许精确得多地设置沟道区中具有掺杂剂的FET的阈值电压VT。表示独特的凹槽的创新掺杂剂剖面实现了在精确范围内的VT设定的调整。通过适当选择金属可以扩展这个VT设置范围，以便在管芯上适应极宽范围的VT设置。DDC设计相比于传统体CMOS晶体管还可以具有强体效应，这可以允许DDC晶体管中有意义的功耗的动态控制。结果是能够独立控制VT（以低σVT）和VDD，以使得可以独立于给定器件的VT来调节体偏置。