公开(公告)号：CN105070716B

公开(公告)日：2018-12-18

申请号：CN201510494596.X

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： L·希弗伦 ,  P·拉纳德 ,  P·E·格雷戈里 ,  S·R·松库沙莱 ,  W·张 ,  S·E·汤普森

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/10 ,  H01L21/8234 ,  H01L21/336

Abstract: 本发明提供一种具有穿通抑制的先进晶体管和管芯，所述管芯包括：衬底，衬底为单个半导体材料的单晶；多个场效应晶体管结构，由衬底支撑；其中至少一个晶体管结构具有在栅极下方且在所述源极与漏极之间延伸的多个不同的掺杂区域，注入多个掺杂区域来为所述晶体管结构中的至少一个限定p型或n型材料的掺杂剂分布，掺杂剂分布在距离栅极的第一深度处具有峰掺杂剂浓度并且在距离栅极的第二深度处具有第一中间掺杂剂浓度，第一中间掺杂剂浓度低于峰掺杂剂浓度；多个晶体管结构中的每个包括通常由无掺杂的均厚外延生长形成的沟道区域，沟道区域直接位于在单半导体材料的单晶中形成的阈值电压控制区域之上，阈值电压控制区域与第一中间掺杂剂浓度相关。

公开(公告)号：CN107039506A

公开(公告)日：2017-08-11

申请号：CN201710075288.2

申请日：2011-11-30

Applicant: 三重富士通半导体股份有限公司

Inventor： P·拉纳德 ,  L·希弗伦 ,  S·R·松库沙莱

IPC: H01L29/10 ,  H01L29/165 ,  H01L29/78 ,  H01L21/336

Abstract: 本公开涉及对改进型晶体管的源/漏延伸控制。提供一种不进行晕环注入的晶体管，包括：栅极；源极区；漏极区；无掺杂外延生长的沟道层，位于所述栅极下方，并且在所述源极区与所述漏极区之间延伸；第一高掺杂层，位于所述沟道层下方，并且能够与所述沟道层共同延伸；第二高掺杂层，位于所述第一高掺杂层下方，并且能够与所述第一高掺杂层共同延伸；注入的源极/漏极延伸部，位于所述栅极下方，并且从所述源极区和所述漏极区朝向彼此延伸。本发明能够允许具有改进布局的较小晶体管的制造，允许改进型的可拉伸膜放置或源极/漏极应变工程，简化了工艺流程，并消除或极大地减少了归因于对准不良或不正确的晕环注入所致的故障。

公开(公告)号：CN105206574A

公开(公告)日：2015-12-30

申请号：CN201510458953.7

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： R·阿尔加瓦尼 ,  L·希弗伦 ,  P·拉纳德 ,  S·E·汤普森 ,  C·德维尔纳夫

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L27/0921 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/36 ,  H01L29/365 ,  H01L29/4966 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7836

Abstract: 本申请公开了一种包含多个器件类型的集成电路管芯，包括：多个掺杂阱，至少一些掺杂阱被二次掺杂以形成用于第一器件类型的屏蔽层，至少一些掺杂阱支持第二器件类型；阈值电压调节层，位于第一器件类型的屏蔽层上，被掺杂以提供阈值电压设置凹槽；第一沟道层，位于阈值电压调节层上；第二沟道层，位于第二器件类型的掺杂阱上；以及多个栅极堆叠体，位于第一沟道层和第二沟道层上，至少一些栅极堆叠体具有第一成分，而其他栅极堆叠体具有第二成分。采用本申请的技术方案，能够实现对在精确范围内的阈值电压设定的调整。

公开(公告)号：CN103038721B

公开(公告)日：2015-08-19

申请号：CN201180035830.2

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： L·希弗伦 ,  P·拉纳德 ,  P·E·格雷戈里 ,  S·R·松库沙莱 ,  W·张 ,  S·E·汤普森

IPC: G05F1/10 ,  H01L29/78

CPC classification number: H01L29/1083 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1045 ,  H01L29/36 ,  H01L29/66537 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7836

Abstract: 一种具有穿通抑制的先进晶体管，包括具有长度Lg的栅极，掺杂为具有第一掺杂剂浓度的阱，以及定位在所述栅极下方且具有第二掺杂剂浓度的屏蔽区域。所述第二掺杂剂浓度可以大于5×10个掺杂剂原子/cm。至少一个穿通抑制区域设置在所述栅极下方且在所述屏蔽区域与所述阱之间。所述穿通抑制区域具有介于所述第一掺杂剂浓度与所述第二掺杂剂浓度之间的第三掺杂剂浓度。可以将偏置电压施加到所述阱区域以调节所述晶体管的阈值电压。

公开(公告)号：CN103238216B

公开(公告)日：2017-03-08

申请号：CN201180058243.5

申请日：2011-11-30

Applicant: 三重富士通半导体股份有限公司

Inventor： P·拉纳德 ,  L·希弗伦 ,  S·R·松库沙莱

IPC: H01L29/10 ,  H01L29/78

CPC classification number: H01L29/7816 ,  H01L27/085 ,  H01L27/088 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7835 ,  H01L29/7848

Abstract: 具有提高的性能的平面晶体管具有在半导体衬底上的源极和漏极，半导体衬底包括在源极和漏极之间延伸的基本上无掺杂的沟道。栅极位于衬底上的基本上无掺杂的沟道之上。注入的源极/漏极延伸部接触源极和漏极，而注入源极/漏极延伸部具有小于大约1x1019原子/cm3或可替代地小于源极和漏极的掺杂剂浓度的四分之一的掺杂剂浓度。

公开(公告)号：CN103053025B

公开(公告)日：2017-02-22

申请号：CN201180035832.1

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： L·希弗伦 ,  P·拉纳德 ,  L·斯卡德 ,  S·E·汤普森

IPC: H01L29/10 ,  H01L29/36 ,  H01L29/78

CPC classification number: H01L21/823412 ,  H01L21/265 ,  H01L21/82345 ,  H01L21/823493 ,  H01L27/088 ,  H01L29/1083 ,  H01L29/66537 ,  H01L29/7836

Abstract: 一种具有阈值电压设定掺杂剂结构的先进晶体管，包括具有长度Lg的栅极和掺杂为具有第一掺杂剂浓度的阱。屏蔽区域定位在所述阱与所述栅极之间且具有大于5×1018个掺杂剂原子/cm3的第二掺杂剂浓度。阈值电压设定区域由设置定位在所述屏蔽区域上方的阈值电压偏移平面形成。所述阈值电压设定区域可以由德尔塔掺杂形成且具有介于Lg/5与Lg/1之间的厚度。所述结构使用最小的晕环注入或不使用晕环注入来将沟道掺杂剂浓度保持在小于5×1017个掺杂剂原子/cm3。

公开(公告)号：CN103460372B

公开(公告)日：2017-02-08

申请号：CN201280017397.4

申请日：2012-02-29

Applicant: 三重富士通半导体股份有限公司

Inventor： P·E·格雷戈里 ,  L·希弗伦 ,  P·拉纳德

IPC: H01L21/8238

CPC classification number: H01L27/0928 ,  H01L21/76224 ,  H01L21/823807 ,  H01L21/823892 ,  H01L29/665 ,  H01L29/66651 ,  H01L29/7833

Abstract: 一种用于制造具有沟道堆栈的半导体结构的方法，包括在PMOS晶体管元件（116）和NMOS晶体管元件（106）的栅极下方形成屏蔽层（120、110）；在屏蔽层上形成阈值电压控制层（122、112）；并且在阈值控制层上形成外延沟道层124）。PMOS晶体管元件和NMOS晶体管元件的外延沟道层的至少一部分被形成为公共的均厚层。PMOS晶体管元件（116）的屏蔽层（120）可包括锑作为掺杂材料，该掺杂材料可在形成外延沟道层之前或之后被插入到该结构中。

公开(公告)号：CN105070716A

公开(公告)日：2015-11-18

申请号：CN201510494596.X

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： L·希弗伦 ,  P·拉纳德 ,  P·E·格雷戈里 ,  S·R·松库沙莱 ,  W·张 ,  S·E·汤普森

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/10 ,  H01L21/8234 ,  H01L21/336

CPC classification number: H01L29/1083 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1045 ,  H01L29/36 ,  H01L29/66537 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7836

Abstract: 本发明提供一种具有穿通抑制的先进晶体管和管芯，所述管芯包括：衬底，衬底为单个半导体材料的单晶；多个场效应晶体管结构，由衬底支撑；其中至少一个晶体管结构具有在栅极下方且在所述源极与漏极之间延伸的多个不同的掺杂区域，注入多个掺杂区域来为所述晶体管结构中的至少一个限定p型或n型材料的掺杂剂分布，掺杂剂分布在距离栅极的第一深度处具有峰掺杂剂浓度并且在距离栅极的第二深度处具有第一中间掺杂剂浓度，第一中间掺杂剂浓度低于峰掺杂剂浓度；多个晶体管结构中的每个包括通常由无掺杂的均厚外延生长形成的沟道区域，沟道区域直接位于在单半导体材料的单晶中形成的阈值电压控制区域之上，阈值电压控制区域与第一中间掺杂剂浓度相关。

公开(公告)号：CN103081091B

公开(公告)日：2015-09-02

申请号：CN201180040485.1

申请日：2011-06-21

Applicant: 三重富士通半导体股份有限公司

Inventor： R·阿尔加瓦尼 ,  L·希弗伦 ,  P·拉纳德 ,  S·E·汤普森 ,  C·德维尔纳夫

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/10

CPC classification number: H01L27/0921 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/36 ,  H01L29/365 ,  H01L29/4966 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7836

Abstract: 结构和制造其的方法涉及深耗尽沟道（DDC）设计，允许基于CMOS的器件具有比传统体CMOS减小的σVT，并可以允许精确得多地设置沟道区中具有掺杂剂的FET的阈值电压VT。表示独特的凹槽的创新掺杂剂剖面实现了在精确范围内的VT设定的调整。通过适当选择金属可以扩展这个VT设置范围，以便在管芯上适应极宽范围的VT设置。DDC设计相比于传统体CMOS晶体管还可以具有强体效应，这可以允许DDC晶体管中有意义的功耗的动态控制。结果是能够独立控制VT（以低σVT）和VDD，以使得可以独立于给定器件的VT来调节体偏置。