公开(公告)号：CN105529304B

公开(公告)日：2019-06-18

申请号：CN201410524797.5

申请日：2014-09-30

申请人： 联华电子股份有限公司

发明人： 蔡世昌 ,  曾姿锦 ,  林筱婷 ,  陈长义 ,  赖龙山

IPC分类号： H01L21/8238 ,  H01L27/092

CPC分类号： H01L29/511 ,  H01L21/02175 ,  H01L21/02178 ,  H01L21/02244 ,  H01L21/02247 ,  H01L21/02252 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28158 ,  H01L21/3212 ,  H01L21/76897 ,  H01L21/823814 ,  H01L21/823828 ,  H01L29/42364 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： 本发明公开一种半导体装置与其制造方法。制造半导体装置的方法，包括以下步骤：提供一基板，并在其上方形成第一介电层。第一介电层具有一沟槽。接着，形成金属层，其填入沟槽并且覆盖第一介电层的表面。部分移除金属层，使得金属层的剩余部分覆盖第一介电层。进行处理程序，使得金属层的剩余部分的上部分形成钝化层以及下部分形成栅极金属层。最后，进行化学机械研磨程序，直到露出第一介电层为止，使得钝化层的剩余部分留在沟槽中。

公开(公告)号：CN105304632B

公开(公告)日：2018-07-27

申请号：CN201510288803.6

申请日：2015-05-29

申请人： 台湾积体电路制造股份有限公司

发明人： 光心君 ,  余宗兴 ,  许义明 ,  李俊毅 ,  刘佳雯

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L29/7848 ,  H01L21/30604 ,  H01L21/30608 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7834

摘要： 本发明的些实施例提供了种半导体结构,包括衬底和再生长区域。衬底由具有第晶格常数的第材料制成,并且再生长区域由第材料和第二材料制成,具有不同于第晶格常数的晶格常数。再生长区域部分地位于衬底中。再生长区域具有从衬底的表面处到再生长区域的最宽处的顶点处垂直测量的“尖端深度”,并且尖端深度小于10nm。再生长区域还包括基本由第材料制成的顶层,并且所述顶层基本具有第晶格常数。本发明还提供了种用于制造半导体结构的方法。

公开(公告)号：CN104412373B

公开(公告)日：2018-07-17

申请号：CN201380034263.8

申请日：2013-07-15

申请人： 德克萨斯仪器股份有限公司

发明人： H·尼米 ,  J·J·钱伯斯

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC分类号： H01L29/7848 ,  H01L21/28035 ,  H01L21/3211 ,  H01L21/32139 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834

摘要： 使用在源极(460)和漏极(462)形成期间屏蔽栅极(434)以防曝光的保护材料(432)，减少在SiGe源极(460)和漏极(462)形成期间应变沟道PMOS晶体管的栅极(434)上的SiGe异常生长的形成。

公开(公告)号：CN108122776A

公开(公告)日：2018-06-05

申请号：CN201710968319.7

申请日：2017-10-18

申请人： 台湾积体电路制造股份有限公司

发明人： 林育樟 ,  聂俊峰 ,  张惠政 ,  张添舜 ,  简薇庭 ,  曹志彬 ,  李后儒

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  H01L21/8238 ,  H01L27/092

CPC分类号： H01L29/66803 ,  H01L21/2254 ,  H01L21/324 ,  H01L29/0847 ,  H01L29/66492 ,  H01L29/66545 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7851

摘要： 本发明提供了一种FinFET器件及形成FinFET器件的方法。该方法包括在鳍上方且沿着鳍的侧壁沉积伪栅极，该鳍从半导体衬底向上延伸，沿着伪栅极的侧壁形成第一栅极间隔件，以及用碳等离子体掺杂第一栅极间隔件以形成碳掺杂的栅极间隔件。该方法还包括形成与鳍的沟道区相邻的源极/漏极区，并且将碳从碳掺杂的栅极间隔件扩散到鳍的第一区域中以提供第一碳掺杂区。第一碳掺杂区设置在源极/漏极区的至少部分和鳍的沟道区之间。

公开(公告)号：CN108022842A

公开(公告)日：2018-05-11

申请号：CN201610957169.5

申请日：2016-11-03

申请人： 联华电子股份有限公司

发明人： 何万迅 ,  邢溯

IPC分类号： H01L21/336 ,  H01L29/08 ,  H01L29/78

CPC分类号： H01L29/0649 ,  H01L21/28088 ,  H01L21/28518 ,  H01L21/76805 ,  H01L21/76895 ,  H01L29/0847 ,  H01L29/1054 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/24 ,  H01L29/45 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7834 ,  H01L29/7848 ,  H01L29/66492

摘要： 本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法，首先提供一基底，然后形成一栅极结构于该基底上，形成一硬掩模于基底及栅极结构上，图案化硬掩模以形成多个沟槽暴露出部分基底表面，之后再形成垫高外延层于该多个沟槽内。

公开(公告)号：CN105023945B

公开(公告)日：2018-03-23

申请号：CN201410341585.3

申请日：2014-07-17

申请人： 台湾积体电路制造股份有限公司

发明人： 余宗兴 ,  刘佳雯 ,  徐烨 ,  后藤贤一

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC分类号： H01L29/7834 ,  H01L21/26506 ,  H01L29/1045 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66492 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7848

摘要： 本发明描述了一种半导体器件及其形成方法。半导体器件包括位于半导体复合层中并邻近沟道的有源区域。该有源区域包括具有第一掺杂剂浓度的第一有源区域层、位于第一有源区域层上方并具有第二掺杂剂浓度的第二有源区域层、以及位于第二有源区域层上方并具有第三掺杂剂浓度的第三有源区域层。第三掺杂剂浓度大于第二掺杂剂浓度，并且第二掺杂剂浓度大于第一掺杂剂浓度。该沟道包括位于第一沟道层上方并包含碳的第二沟道层以及位于第二沟道层上方的第三沟道层。相较于不具有有源区域和沟道结构的半导体器件，有源区域结构提高了驱动电流并减小了接触电阻，并且该沟道结构增加了短沟道控制。

公开(公告)号：CN104659077B

公开(公告)日：2018-03-23

申请号：CN201410674393.4

申请日：2014-11-20

申请人： 台湾积体电路制造股份有限公司

发明人： 冯家馨

IPC分类号： H01L29/06 ,  H01L21/336

CPC分类号： H01L29/1054 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

摘要： 本发明提供了用于制造半导体器件结构的系统和方法。示例性半导体器件结构包括由锗化合物形成的沟道层，沟道层具有锗浓度B且形成在具有锗浓度A的半导体衬底上，其中衬底的锗浓度A小于沟道层的锗浓度B。该结构还包括为使沟道层与金属栅极分隔而形成的覆盖层，该覆盖层具有锗浓度C，沟道层的锗浓度B大于覆盖层的锗浓度C。本发明还公开非平面SiGe沟道PFET。

公开(公告)号：CN104347417B

公开(公告)日：2018-01-02

申请号：CN201310338366.5

申请日：2013-08-05

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 韩秋华

IPC分类号： H01L21/336 ,  H01L21/768

CPC分类号： H01L29/665 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76895 ,  H01L21/76897 ,  H01L29/165 ,  H01L29/495 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/66659

摘要： 一种MOS晶体管的形成方法，包括：对所述层间介质层进行刻蚀形成第一开口，所述第一开口的位置对应于金属栅极结构和漏区的位置，且所述第一开口暴露出金属栅极结构的顶部表面、金属栅极结构侧壁的部分表面和漏区对应的接触孔刻蚀停止层表面，去除金属栅极结构顶部表面的金属氧化物后，再利用干法化学预清洗工艺去除剩余的接触孔刻蚀停止层。由于在去除金属氧化物之前，第一开口暴露出金属栅极结构侧壁的部分表面，位于金属栅极结构侧壁的接触孔刻蚀停止层仍有部分剩余，不会在半导体衬底内形成凹陷，使得最终形成的MOS晶体管的漏电流较小。

公开(公告)号：CN107527945A

公开(公告)日：2017-12-29

申请号：CN201610598784.1

申请日：2016-07-27

申请人： 联华电子股份有限公司

发明人： 林猷颖 ,  古冠轩 ,  胡益诚 ,  刘厥扬 ,  吕水烟 ,  林钰书 ,  杨钧耀 ,  王俞仁 ,  杨能辉

IPC分类号： H01L29/08 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L29/78 ,  H01L21/2254 ,  H01L21/31144 ,  H01L21/76877 ,  H01L27/0922 ,  H01L29/0688 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66636

摘要： 本发明公开一种外延结构、半导体装置以及其制造方法。其中半导体装置包括一半导体基底、一形成于该半导体基底上的栅极结构以及一部分形成于该半导体基底中的外延结构。该外延结构的一垂直延伸部于与该栅极结构相邻的一区域中的该半导体基底的一上表面上方垂直延伸。该外延结构的一侧向延伸部于该半导体基底的该上表面下方的一区域朝一往该栅极结构下方的一区域以及远离该外延结构垂直延伸的一区域的方向上侧向延伸。该半导体装置还包括一层间介电层位于该外延结构的该垂直延伸部的一侧表面以及该栅极结构的一侧表面之间。该外延结构的该侧向延伸部的一上表面直接接触该层间介电层。

公开(公告)号：CN107424929A

公开(公告)日：2017-12-01

申请号：CN201710346507.6

申请日：2017-05-17

申请人： 三星电子株式会社

发明人： 王维一 ,  马克·S·罗德尔 ,  博尔纳·J·奥布拉多维奇 ,  达尔门达·雷迪·帕勒 ,  洪俊顾

IPC分类号： H01L21/335 ,  H01L29/775 ,  H01L29/06 ,  H01L29/165 ,  B82Y10/00

CPC分类号： H01L29/66553 ,  H01L21/02236 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0259 ,  H01L29/045 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1054 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/66439 ,  B82Y10/00 ,  H01L29/165 ,  H01L29/775

摘要： 提供了一种形成用于半导体器件的纳米片堆叠件的方法，所述方法包括：在底层上形成多个牺牲层和至少一个沟道层的堆叠件，其中，牺牲层与底层接触，每个沟道层与牺牲层中的至少一个接触，牺牲层由SiGe形成，所述至少一个沟道层由Si形成；在所述堆叠件中形成至少一个源极/漏极沟槽区域以暴露SiGe牺牲层的表面和所述至少一个Si沟道层的表面；在湿氧或者臭氧和UV的环境中氧化SiGe牺牲层的暴露的表面和所述至少一个Si层的暴露的表面。