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公开(公告)号：CN103730365A
公开(公告)日：2014-04-16
申请号：CN201210390802.9
申请日：2012-10-15
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66477 , H01L29/7842
Abstract: 本发明公开一种晶体管的结构及其制作方法，首先，提供一具有第一晶体管区域的半导体基底，接着施行一低温沉积制作工艺，形成一第一伸张应力层于第一晶体管区域内的晶体管上，其中低温沉积制作工艺的温度不大于摄氏300度，继以施行一高温退火制作工艺，其中高温退火制作工艺的温度高于低温沉积制作工艺的温度至少摄氏150度，最后于第一伸张应力层上形成一第二伸张应力层，其中第一伸张应力层的伸张应力值低于第二伸张应力层的伸张应力值。
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公开(公告)号：CN114639732A
公开(公告)日：2022-06-17
申请号：CN202011478662.1
申请日：2020-12-15
Applicant: 联华电子股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L29/423
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一栅极结构于一基底上，然后形成一第一间隙壁于该栅极结构旁，形成一第二间隙壁于该第一间隙壁旁，形成一外延层于第二间隙壁旁，形成第二遮盖层于外延层上，再形成第一遮盖层于第二遮盖层上，其中第一遮盖层上表面包含V形，且第一遮盖层及第二遮盖层包含不同材料。
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公开(公告)号：CN107369644B
公开(公告)日：2021-11-02
申请号：CN201610313243.X
申请日：2016-05-12
Applicant: 联华电子股份有限公司
IPC: H01L21/768
Abstract: 本发明公开一种半导体元件及其制作方法。其中该半导体元件包含有一其上形成有多个晶体管元件的基底、至少一设置于该多个晶体管元件之间的外延结构、以及一设置于该外延结构之上的三层结构。该外延结构包含有一第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数。该三层结构包含有一未掺杂外延层、一金属‑半导体化合物层、以及一夹设于该未掺杂外延层与该金属‑半导体化合物层之间的掺杂外延层。该未掺杂外延层与该掺杂外延层包含有至少该第二半导体材料。
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公开(公告)号：CN103730365B
公开(公告)日：2018-01-23
申请号：CN201210390802.9
申请日：2012-10-15
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明公开一种晶体管的结构及其制作方法，首先，提供一具有第一晶体管区域的半导体基底，接着施行一低温沉积制作工艺，形成一第一伸张应力层于第一晶体管区域内的晶体管上，其中低温沉积制作工艺的温度不大于摄氏300度，继以施行一高温退火制作工艺，其中高温退火制作工艺的温度高于低温沉积制作工艺的温度至少摄氏150度，最后于第一伸张应力层上形成一第二伸张应力层，其中第一伸张应力层的伸张应力值低于第二伸张应力层的伸张应力值。
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公开(公告)号：CN107527815A
公开(公告)日：2017-12-29
申请号：CN201610452293.6
申请日：2016-06-21
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L21/20
CPC classification number: H01L21/823821 , H01L21/0243 , H01L21/0245 , H01L21/02521 , H01L21/02529 , H01L21/02532 , H01L21/02587 , H01L21/0262 , H01L21/02634 , H01L21/02636 , H01L21/02639 , H01L21/02661 , H01L21/2652 , H01L21/3086 , H01L21/823807 , H01L21/8258 , H01L29/66795 , H01L21/02381 , H01L21/02617 , H01L29/66068 , H01L29/66969
Abstract: 本发明公开一种外延层的制作方法，包含提供一硅基底，一介电层覆盖硅基底，接着形成一凹槽于硅基底和介电层内，之后进行一选择性外延成长步骤以及一非选择性外延成长步骤，分别形成一第一外延层和第二外延层于凹槽内，第一外延层不覆盖介电层的上表面，其中凹槽由第一外延层和第二外延层共同填满，最后平坦化第一外延层和第二外延层。
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公开(公告)号：CN114121660B
公开(公告)日：2024-03-12
申请号：CN202010893467.9
申请日：2020-08-31
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/08 , H01L29/161 , H01L29/78
Abstract: 本发公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一栅极结构于一基底上，然后形成多个凹槽于栅极结构两侧，形成一缓冲层于该等凹槽内，形成一第一线性主体层设于该缓冲层上，形成一第二线性主体层于该第一线性主体层上，形成一主体层于该第二线性主体层上，再形成一遮盖层于该主体层上。
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公开(公告)号：CN115332346A
公开(公告)日：2022-11-11
申请号：CN202210974332.4
申请日：2018-01-05
Applicant: 联华电子股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/324
Abstract: 本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法包括，首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域上以及一第二鳍状结构于第二区域上，形成一浅沟隔离环绕第一鳍状结构以及第二鳍状结构，形成一掩模层于第一鳍状结构上，再进行一第一退火制作工艺使第一鳍状结构的曲率半径不同于第二鳍状结构的曲率半径。
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公开(公告)号：CN107546127B
公开(公告)日：2022-06-21
申请号：CN201610490392.3
申请日：2016-06-28
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明公开一种半导体元件及其制作方法。首先形成一鳍状结构于一基底上，然后形成一第一衬垫层于基底及鳍状结构上，形成一第二衬垫层于第一衬垫层上，去除部分第二衬垫层及部分第一衬垫层并暴露出鳍状结构的上表面，去除鳍状结构及第二衬垫层之间的部分第一衬垫层以形成一凹槽。最后再形成一外延层于凹槽内。
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公开(公告)号：CN106206293B
公开(公告)日：2020-07-28
申请号：CN201510219132.8
申请日：2015-05-04
Applicant: 联华电子股份有限公司
IPC: H01L21/335 , H01L29/06
Abstract: 本发明涉及形成具有纳米线的半导体结构的方法与该半导体结构，具体地说，本发明所提供的形成纳米线的方法，首先先形成半导体鳍状结构具有交替的鳍以及浅沟槽隔离。接着移除鳍的顶面部以形成鳍凹部，并在鳍凹部中沉积锗基半导体以形成锗基插塞。后续，移除部分的浅沟槽隔离以暴露出锗基插塞的侧面，随即进行退火制程即可形成具有高载流子迁移率的纳米线结构。通过对锗基插塞选择性的氧化或沉积制程，本发明的纳米线结构还可以具有不同尺寸。此外，不同尺寸的纳米线也可通过形成不同宽度的鳍，或是不同宽度的鳍凹部来达成。
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公开(公告)号：CN107546127A
公开(公告)日：2018-01-05
申请号：CN201610490392.3
申请日：2016-06-28
Applicant: 联华电子股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7851 , H01L21/02164 , H01L21/0217 , H01L29/0649 , H01L29/1054 , H01L29/66795 , H01L29/785
Abstract: 本发明公开一种半导体元件及其制作方法。首先形成一鳍状结构于一基底上，然后形成一第一衬垫层于基底及鳍状结构上，形成一第二衬垫层于第一衬垫层上，去除部分第二衬垫层及部分第一衬垫层并暴露出鳍状结构的上表面，去除鳍状结构及第二衬垫层之间的部分第一衬垫层以形成一凹槽。最后再形成一外延层于凹槽内。
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