公开(公告)号：CN105097665B

公开(公告)日：2019-08-13

申请号：CN201510261574.9

申请日：2015-05-21

Applicant: 英飞凌科技股份有限公司

Inventor： M.巴特尔斯 ,  H.法伊克 ,  C.屈恩 ,  D.奥芬贝格 ,  A.施特尔滕波尔 ,  H.塔迪肯 ,  I.乌利希

IPC: H01L21/768 ,  H01L23/482

CPC classification number: H01L21/76237 ,  H01L21/26506 ,  H01L21/2652 ,  H01L21/26586 ,  H01L29/0607 ,  H01L29/0649

Abstract: 本发明涉及用于制造半导体器件的方法和半导体器件。根据各种实施例的用于制造半导体器件的方法可包括：在半导体衬底的第一区中形成开口，开口具有至少一个侧壁和底部；将掺杂剂原子注入开口的至少一个侧壁和底部中；将横向邻近于第一区的半导体衬底的第二区的至少一部分配置为非晶或多晶区中的至少一个；以及在半导体衬底的第一和第二区中的至少一个之上形成互连。

公开(公告)号：CN104733455B

公开(公告)日：2019-06-21

申请号：CN201410804457.8

申请日：2014-12-19

Applicant: 德州仪器公司

Inventor： 赛特拉曼·西达尔

IPC: H01L27/02 ,  H01L21/77

CPC classification number: H01L29/7816 ,  H01L21/0271 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/762 ,  H01L21/76224 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835

Abstract: 本申请案涉及用以将LDMOS漏极延伸部与槽沟对准的方案。一种集成电路(200)含有延伸漏极MOS晶体管，其中扩散漏极(236)在所述漏极中的场氧化物元件(254)下方的深度比在栅极(260)下方的漂移区(248)中深。一种形成含有延伸漏极MOS晶体管的集成电路(200)的过程，其包含：蚀刻场氧化物硬掩模层以界定漏极场氧化物沟槽区域，穿过所述漏极场氧化物沟槽区域植入漏极掺杂剂，执行热漏极驱动及随后形成所述漏极场氧化物元件。一种形成含有延伸漏极MOS晶体管的集成电路的过程，其包含：蚀刻场氧化物硬掩模层以界定漏极场氧化物沟槽区域，在使用场氧化物光致抗蚀剂图案掩蔽漏极植入物的同时穿过所述漏极场氧化物沟槽区域植入漏极掺杂剂，执行热漏极驱动及随后形成所述漏极场氧化物元件。

公开(公告)号：CN109643654A

公开(公告)日：2019-04-16

申请号：CN201780053253.7

申请日：2017-09-11

Applicant: 德克萨斯仪器股份有限公司

Inventor： B·本纳 ,  W·施瓦兹 ,  B·G·斯图弗

IPC: H01L21/331 ,  H01L29/72

CPC classification number: H01L29/0804 ,  H01L21/2652 ,  H01L21/266 ,  H01L29/0649 ,  H01L29/0692 ,  H01L29/66272 ,  H01L29/7315 ,  H01L29/732

Abstract: 在所描述示例中，一种用于制造超βNPN(SBNPN)晶体管的方法包括：在P型外延层上沉积正硅酸乙酯(TEOS)层(1102)；在TEOS层上沉积氮化物层(1102)；通过选择性地蚀刻掉部分氮化物层和TEOS层来图案化SBNPN晶体管的发射极区域(1104)；在氮化物层的顶部、沿着氮化物层和TEOS层的侧面以及在P型外延层的顶部上沉积第二TEOS层(1110)；以及通过第二TEOS层利用N型离子注入P型外延层，以形成SBNPN晶体管的发射极区域(1114)。

公开(公告)号：CN107895741A

公开(公告)日：2018-04-10

申请号：CN201710934238.5

申请日：2017-09-29

Applicant: 安世有限公司

Inventor： 史蒂文·托马斯·皮克

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L21/2253 ,  H01L21/2652 ,  H01L29/063 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/0684 ,  H01L29/66666

Abstract: 公开了一种器件。该器件包括具有第一导电类型的外延层的衬底、第一深度的深沟槽、第二深度的第二导电类型的柱区以及直接位于深沟槽的底表面下方的第三导电类型的阻挡层。第二深度大于第一深度。

公开(公告)号：CN107833856A

公开(公告)日：2018-03-23

申请号：CN201710350119.5

申请日：2017-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L21/76 ,  H01L21/84

CPC classification number: H01L27/1207 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/31053 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76283 ,  H01L21/84 ,  H01L29/0653 ,  H01L29/1083 ,  H01L21/76

Abstract: [课题]本发明涉及半导体装置的制造方法。提高半导体装置的可靠性。[解决手段]准备在半导体基板SB上层叠绝缘层BX、半导体层SM和绝缘膜ZM1，在沟槽TR内埋入有元件分离区域ST的基板。通过干法蚀刻除去体区域1B的绝缘膜ZM1，然后通过干法蚀刻除去体区域1B的半导体层SM，然后通过干法蚀刻使体区域1B的绝缘层BX变得更薄。通过离子注入在SOI区域1A的半导体基板SB上形成第1半导体区域，通过离子注入在体区域1B的半导体基板SB上形成第2半导体区域。然后，通过湿法蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。然后，在SOI区域1A的半导体层SM上形成第1晶体管，在体区域1B的半导体基板SB上形成第2晶体管。

公开(公告)号：CN103887243B

公开(公告)日：2016-06-08

申请号：CN201310695860.7

申请日：2013-12-18

Applicant: 万国半导体股份有限公司

Inventor： 潘继 ,  伍时谦 ,  戴嵩山 ,  安荷·叭剌

IPC: H01L21/8249

CPC classification number: H01L21/26513 ,  H01L21/2652 ,  H01L21/26586 ,  H01L21/82 ,  H01L21/823412 ,  H01L27/0629 ,  H01L29/0638 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/41766 ,  H01L29/47 ,  H01L29/4916 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7806 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/872

Abstract: 本发明公开了用于制备与肖特基二极管集成的MOSFET的方法。栅极沟槽形成在与半导体衬底重叠的外延层中，栅极材料沉积在其中。本体、源极、电介质区相继形成在外延层和栅极沟槽上方。刻蚀顶部接触沟槽，垂直侧壁限定了肖特基二极管剖面宽度肖特基二极管剖面宽度，通过电介质和源极区限定了源极-接触深度；部分深入到本体区中，其深度为总本体-接触深度。在顶部接触沟槽侧壁中和源极-接触深度以下，制备重掺杂嵌入式本体注入区。在顶部接触沟槽底面下方的子接触沟槽区中，制备一个嵌入式香农注入区。制备一个金属层，与嵌入式香农注入区、本体和源极区相接触。金属层还填充顶部接触沟槽并且覆盖电介质区，从而仅仅通过一次刻蚀顶部接触沟槽，就完成了MOSFET/SKY。

公开(公告)号：CN103715211B

公开(公告)日：2016-05-25

申请号：CN201310119867.4

申请日：2013-04-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 高敏峰 ,  杨敦年 ,  刘人诚 ,  许慈轩 ,  王文德 ,  许文义

IPC: H01L27/146 ,  H01L21/761

CPC classification number: H01L27/1463 ,  H01L21/26513 ,  H01L21/2652 ,  H01L21/76 ,  H01L21/76237 ,  H01L27/146 ,  H01L27/14643 ,  H01L27/14689 ,  H01L29/0649 ,  H01L29/4916 ,  H01L29/78

Abstract: 注入隔离器件及其方法。一种器件包括半导体衬底和从半导体衬底的顶面延伸到半导体衬底中且围绕有源区域的注入隔离区域。栅极电介质设置在半导体衬底的有源区域上方并且延伸到注入隔离区域上方。栅电极设置在栅极电介质上方，两个端部覆盖硬掩模位于注入隔离区域上方在栅极电介质和栅电极之间。两个端部覆盖硬掩模包含与被注入到有源区域中的掺杂物相同的掺杂物。

公开(公告)号：CN105378934A

公开(公告)日：2016-03-02

申请号：CN201480039829.0

申请日：2014-06-28

Applicant: 电力集成公司

Inventor： V·帕塔萨拉蒂 ,  S·班纳吉

IPC: H01L29/78 ,  H01L21/335

CPC classification number: H01L29/66659 ,  H01L21/2652 ,  H01L21/26586 ,  H01L29/0634 ,  H01L29/402 ,  H01L29/42368 ,  H01L29/7835

Abstract: 一种用于制造高压场效应晶体管的方法，包括在半导体衬底中形成一个主体区域、一个源极区域和一个漏极区域。该漏极区域通过该主体区域与该源极区域分开。形成该漏极区域包括：在半导体衬底的在该漏极区域上方的表面上形成一个氧化物层；以及在使该半导体衬底倾斜的同时穿过该氧化物层执行多个离子注入操作使得离子束以偏离垂线的角度撞击在该氧化物层上。所述多个注入操作在该漏极区域内形成相应的多个分立的注入层。所述注入层中的每一个形成在该漏极区域内的不同深度处。

公开(公告)号：CN103377946B

公开(公告)日：2016-03-02

申请号：CN201210134597.X

申请日：2012-04-28

Applicant: 中国科学院微电子研究所

Inventor： 尹海洲 ,  朱慧珑 ,  骆志炯

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L27/1203 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/30604 ,  H01L21/3081 ,  H01L21/743 ,  H01L21/76897 ,  H01L21/84 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/78612 ,  H01L29/78648

Abstract: 本发明提供了一种半导体结构的制造方法，该方法包括以下步骤：提供衬底，所述衬底从下至上依次包括基底层、掩埋隔离层、掩埋地层、超薄绝缘埋层、表面有源层；对所述掩埋地层进行离子注入掺杂；在所述衬底上形成栅极堆叠、侧墙和源/漏区；在所述衬底上形成覆盖所述栅极堆叠和源/漏区的掩膜层，刻蚀所述掩膜层以暴露出所述源区；刻蚀所述源区以及源区之下的超薄绝缘埋层，形成暴露出所述掩埋地层的开口；通过外延填充所述开口，以形成所述掩埋地层的接触塞。相应地，本发明还提供了一种半导体结构。本发明通过形成掩埋地层接触塞，将掩埋地层与源区电学连接，增强了半导体器件对阈值电压的控制能力，减小了短沟道效应，提高了器件性能，同时不必对掩埋地层做单独引出，节省了器件面积，简化了工艺。

公开(公告)号：CN104425614A

公开(公告)日：2015-03-18

申请号：CN201410395788.0

申请日：2014-08-12

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  西村武义

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/42364 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/2652 ,  H01L21/26586 ,  H01L29/0856 ,  H01L29/1095 ,  H01L29/66712

Abstract: 本发明提供一种MOS型半导体装置的制造方法，能够在不使栅极阈值电压Vth上升的情况下使栅氧化膜增厚，能够获得高的栅耐破坏量和开关损耗的降低。在具有n型低杂质浓度层(2)的半导体基板的一侧的主面以氧化膜为掩模选择性地形成p型阱区(3)。然后，与上述氧化膜掩模分离而形成设置于上述p型阱区(3)内的表面的抗蚀掩模，从上述分离部选择性地形成n+型源极区域(5)。接着，去除上述氧化膜掩模。然后，在上述p型阱区(3)的表面形成氧化膜，之后去除氧化膜。接下来，隔着栅氧化膜(6)在半导体基板的表面上形成被覆的栅电极(7)。