公开(公告)号：CN117062433A

公开(公告)日：2023-11-14

申请号：CN202310394382.X

申请日：2023-04-13

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H10B10/00

Abstract: 第二栅极电极在Y方向上与第一有源区域中的半导体层的第一尖端相邻，使得第二栅极电极的第二尖端在X方向上从第一有源区域中的半导体层突出的突出距离大于或等于0。此外，第一有源区域中的半导体层的第一尖端覆盖有第二侧壁间隔件。此外，第一外延层和第二栅极电极经由第一共用接触插塞彼此电连接，第一共用接触插塞被形成为跨在第一外延层、第二侧壁间隔件和第二栅极电极上。

公开(公告)号：CN109698120B

公开(公告)日：2023-06-16

申请号：CN201811145953.1

申请日：2018-09-29

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H10B43/30 ,  H10B41/30 ,  H01L29/423

Abstract: 本发明涉及一种制造半导体器件的方法。提高半导体器件的可靠性。第一绝缘膜和保护膜被形成在半导体衬底上。第一区域的所述第一绝缘膜和所述保护膜选择性地被移除，并且绝缘膜被形成在暴露的半导体衬底上。在第二区域、第三区域和第四区域中的所述第一绝缘膜覆盖有所述保护膜的状态下，所述半导体衬底在包含氮的气氛中被热处理，从而将氮引入到在所述第一区域中的所述半导体衬底与所述第二绝缘膜之间的所述界面。换句话说，氮引入点被形成在所述半导体衬底与所述第二绝缘膜之间的所述界面上。在该配置中，所述保护膜用作防氮化膜。

公开(公告)号：CN107833856B

公开(公告)日：2023-03-21

申请号：CN201710350119.5

申请日：2017-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L21/76 ,  H01L21/84

Abstract: [课题]本发明涉及半导体装置的制造方法。提高半导体装置的可靠性。[解决手段]准备在半导体基板SB上层叠绝缘层BX、半导体层SM和绝缘膜ZM1，在沟槽TR内埋入有元件分离区域ST的基板。通过干法蚀刻除去体区域1B的绝缘膜ZM1，然后通过干法蚀刻除去体区域1B的半导体层SM，然后通过干法蚀刻使体区域1B的绝缘层BX变得更薄。通过离子注入在SOI区域1A的半导体基板SB上形成第1半导体区域，通过离子注入在体区域1B的半导体基板SB上形成第2半导体区域。然后，通过湿法蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。然后，在SOI区域1A的半导体层SM上形成第1晶体管，在体区域1B的半导体基板SB上形成第2晶体管。

公开(公告)号：CN103579348B

公开(公告)日：2018-02-09

申请号：CN201310348825.8

申请日：2013-08-09

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  岩松俊明 ,  角村贵昭

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的课题是提高半导体装置的性能。使用包括衬底(SB1)上的绝缘层(BX)和绝缘层(BX)上的半导体层(SM1)的SOI衬底(SUB)来制造半导体装置。半导体装置包括：隔着栅极绝缘膜形成在半导体层(SM1)上的栅极电极、形成在栅极电极的侧壁上的侧壁间隔层、在半导体层(SM1)上外延生长的源极漏极用的半导体层(EP)、形成在半导体层(EP)的侧壁(EP1)上的侧壁间隔层(SW3)。

公开(公告)号：CN104218040A

公开(公告)日：2014-12-17

申请号：CN201410163889.5

申请日：2014-04-23

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/12 ,  H01L27/11 ,  H01L21/784 ,  H01L21/768

CPC classification number: H01L27/1203 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1104 ,  H01L27/1116 ,  H01L29/78

Abstract: 本发明涉及半导体装置及其制造方法。在使用了SOI基板的半导体装置中，防止MISFET的动作不良，提高半导体装置的可靠性。另外，降低MISFET的寄生电阻，提高半导体装置的性能。以覆盖与SOI层SL邻接的元件分离区域STI的上表面的端部的方式，以宽的宽度来形成在SOI基板上部的SOI层SL上形成的外延层T1。由此，防止形成位置偏移了的接触插塞CP与SOI层SL下方的半导体基板SB连接。另外，通过以宽的宽度形成外延层T1，防止其下的SOI层SL的端部被硅化物化，从而防止MISFET的寄生电阻增大。

公开(公告)号：CN109994489B

公开(公告)日：2024-09-03

申请号：CN201811612371.X

申请日：2018-12-27

Applicant: 瑞萨电子株式会社

Inventor： 丸山隆弘 ,  山本芳树 ,  齐藤俊哉

IPC: H01L27/12 ,  H01L21/77

Abstract: 本公开的实施例涉及制造半导体装置的方法。提供一种具有提高的可靠性的半导体装置。首先，提供包括绝缘层、半导体层和绝缘膜的衬底，该绝缘膜堆叠在半导体衬底上、并且具有填充有元件隔离部分的沟槽。在通过第一干法蚀刻来从体区域去除绝缘膜之后，通过第二干法蚀刻来从体区域去除半导体层。然后，通过蚀刻来去除SOI区域中的绝缘膜和体区域中的绝缘层。含有碳氟化合物气体的气体被用于第一干法蚀刻。通过第一干法蚀刻的元件隔离部分的蚀刻厚度至少等于紧接在开始第一干法蚀刻之前的绝缘膜的厚度与紧接在开始第一干法蚀刻之前的半导体层的厚度的总和。在第一干法蚀刻之后并且在第二干法蚀刻之前，执行氧等离子体处理。

公开(公告)号：CN108933106B

公开(公告)日：2023-03-24

申请号：CN201810463762.3

申请日：2018-05-15

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/324 ,  H01L21/762

Abstract: 本公开涉及制造半导体器件的方法。提供了一种SOI衬底，其具有半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的半导体层。第一区域是用于在半导体层中形成低击穿电压MISFET的区域，并且已经从中去除了绝缘层和半导体层的第二区域是用于形成高击穿电压MISFET的区域。在第二区域中形成n型半导体区域且在第一区域中形成n型延伸区域之后，对半导体衬底执行第一热处理。此后，在第一和第二区域的每一个中形成扩散层，然后对半导体衬底执行第二热处理。这里，执行第一热处理的时间长于执行第二热处理的时间。

公开(公告)号：CN103137705B

公开(公告)日：2017-12-22

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN105489609A

公开(公告)日：2016-04-13

申请号：CN201510630011.2

申请日：2015-09-29

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树

IPC: H01L27/12 ,  H01L29/78

Abstract: 本发明提供一种半导体器件，通过将作为存储元件的反熔丝元件设置在SOI衬底上，能够提高反熔丝元件及包含该反熔丝元件的选择晶体管在内的半导体器件的性能。将设置在构成SOI衬底的SOI层(SL)上的栅极电极(GM)和设置在SOI层(SL)上并包含高浓度的扩散区域D1在内的外延层(EP)所夹持的、与栅极电极(GM)的侧壁连接地形成的绝缘膜(IFM)作为在反熔丝元件的写入动作时发生绝缘破坏的对象。

公开(公告)号：CN104137238A

公开(公告)日：2014-11-05

申请号：CN201280070697.9

申请日：2012-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  角村贵昭 ,  岩松俊明

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627

Abstract: 一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极-漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。