公开(公告)号：CN105047712B

公开(公告)日：2019-08-06

申请号：CN201510102973.0

申请日：2015-03-09

Applicant: 富士电机株式会社

Inventor： 坂田敏明 ,  新村康

IPC: H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0869 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明提供一种能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量的纵向型半导体装置及其制造方法。在具备元件活性部和耐压结构部的纵向型半导体装置中，在元件活性部的第一主表面具备第一主电极和栅极焊盘电极，在第一主电极下部的漂移层具备第一并列pn层，在栅极焊盘电极下部具备第二并列pn层。在栅极焊盘电极下部的第二并列pn层与被配置在漂移层的表面层的p阱区域之间具备第一导电型隔离区域，通过使第二并列pn层的重复间距比第一并列pn层的重复间距窄，能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量。

公开(公告)号：CN105321819B

公开(公告)日：2019-07-26

申请号：CN201510270864.X

申请日：2015-05-25

Applicant: 富士电机株式会社

Inventor： 西村武义

IPC: H01L21/331 ,  H01L29/739 ,  H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L21/2253 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7813

Abstract: 本发明提供在实现并列pn层的微细化的同时，能够降低导通电阻的半导体装置的制造方法。首先，重复地进行n‑型外延层的沉积、成为并列pn层5的n型区3和p型区4的n型杂质区和p型杂质区的形成，直到沉积的多层n‑型外延层20a～20c的总厚度成为并列pn层5的预定厚度。在成为并列pn层5的最上层的n‑型外延层20c，进一步在p型杂质区附近形成n‑型抑制区。然后，在n‑型外延层20c上沉积n‑型外延层20d。接着，在n‑型外延层20d形成MOS栅结构。此时，在p型基区的扩散处理时，使n型杂质区22a～22c和p型杂质区21a～21c扩散，形成并列pn层5的n型区3和p型区4。

公开(公告)号：CN105702676B

公开(公告)日：2019-05-14

申请号：CN201510826873.2

申请日：2015-11-25

Applicant: 万国半导体股份有限公司

Inventor： 马督儿·博德 ,  雷燮光 ,  哈姆扎·依玛兹 ,  金钟五 ,  伍时谦

IPC: H01L27/06 ,  H01L29/08 ,  H01L29/417 ,  H01L29/423 ,  H01L21/822 ,  H01L21/28

CPC classification number: H01L29/66734 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42356 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66492 ,  H01L29/66666 ,  H01L29/7806 ,  H01L29/7813 ,  H01L29/7828 ,  H01L29/872 ,  H01L29/8725

Abstract: 本发明涉及一种与MOSFET集成的增强型耗尽积累/反转通道器件，包含：多个栅极沟槽形成在半导体衬底上方的一个第一导电类型的外延区中；一个或多个接触沟槽形成在外延区中，每个接触沟槽都在两个邻近的栅极沟槽之间；一个或多个第一导电类型的源极区形成在接触沟槽和栅极沟槽之间的外延区顶部；势垒金属形成在每个接触沟槽内；每个栅极沟槽都用导电材料基本填满，导电材料与沟槽壁被一层电介质材料隔开，形成栅极；一个导电类型与第一导电类型相反的重掺杂阱区，位于每个接触沟槽底部附近的外延区中。阱区和栅极沟槽之间的水平宽度约为0.05μm至0.2μm。

公开(公告)号：CN105047697B

公开(公告)日：2019-03-15

申请号：CN201510155606.7

申请日：2015-04-02

Applicant: 万国半导体股份有限公司

Inventor： 李亦衡 ,  雷燮光 ,  金钟五 ,  常虹 ,  马督儿·博德 ,  管灵鹏 ,  哈姆扎·耶尔马兹

IPC: H01L29/40 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/407 ,  H01L21/28008 ,  H01L21/28114 ,  H01L27/0255 ,  H01L27/0266 ,  H01L29/401 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/42376 ,  H01L29/66666 ,  H01L29/66734 ,  H01L29/7803 ,  H01L29/7813 ,  H01L29/7827

Abstract: 一种通过功率MOSFET的分裂栅极中的贯穿多晶硅接头实现分裂多晶硅连接。本发明提出了一种在分裂栅极沟槽晶体管器件中的接触结构，用于连接沟槽内的顶部电极和底部电极。包括一个半导体衬底以及形成在半导体衬底中的一个或多个沟槽。沿沟槽内部侧壁，沟槽内衬绝缘材料。在每个沟槽底部都有一个底部电极，在每个沟槽顶部都有一个顶部电极。底部电极和顶部电极通过绝缘材料分隔开。用导电材料填充的接触结构形成在器件有源区以外的区域中的每个沟槽中，以便连接顶部电极和底部电极。

公开(公告)号：CN109390333A

公开(公告)日：2019-02-26

申请号：CN201810869571.7

申请日：2018-08-02

Applicant: 艾普凌科有限公司

Inventor： 大须贺祐喜 ,  原田博文 ,  六笠美生

IPC: H01L27/02 ,  H01L29/06

CPC classification number: H01L27/0255 ,  H01L29/42336 ,  H01L29/4983 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/7804 ,  H01L29/7813 ,  H01L29/861 ,  H01L27/0207 ,  H01L29/0684

Abstract: 提供半导体装置，该半导体装置具备在不缩小有源区或不扩大芯片尺寸的情况下具有期望的ESD耐受性的ESD保护二极管和纵型MOSFET。包括：衬底；第一导电型的漏区及源区，它们设置在衬底内；第二导电型的基区，其设置在漏区与源区之间；栅电极，其由第一导电型的第一多晶硅层构成，该第一导电型的第一多晶硅层以在基区形成沟道的方式隔着栅绝缘膜而与基区相接；双向二极管，其包括栅电极、第二导电型的第二多晶硅层及第一导电型的第三多晶硅层，在与衬底的表面垂直的方向上按照栅电极、第二多晶硅层及第三多晶硅层的顺序依次配置。

公开(公告)号：CN109314130A

公开(公告)日：2019-02-05

申请号：CN201780036270.X

申请日：2017-04-11

Applicant: ABB瑞士股份有限公司

Inventor： L.德-米歇利斯 ,  C.科瓦斯

IPC: H01L29/06 ,  H01L29/66 ,  H01L29/739

CPC classification number: H01L29/66734 ,  H01L21/2253 ,  H01L21/26513 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0834 ,  H01L29/10 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/7813

Abstract: 绝缘栅极功率半导体器件(1)在发射极侧(22)和集电极侧(27)之间具有(n-)掺杂漂移层(5)。p掺杂保护枕(8)覆盖沟槽栅极电极(7、7')的沟槽底部(76)。在增强层深度(97)中具有最大增强层掺杂浓度的n掺杂增强层(95)将基极层(4)与漂移层(5)分离。具有最大等离子体增强层掺杂浓度的n掺杂等离子体增强层(9、9')覆盖保护枕(8)和沟槽栅极电极(7、7')之间的边缘区域。n掺杂浓度从最大增强层掺杂浓度朝向等离子体增强层(9、9')减小，并且n掺杂浓度从最大等离子体增强层掺杂浓度朝向增强层(95)减小，使得n掺杂浓度在增强层(95)和等离子体增强层(9、9')之间具有局部掺杂浓度最小值。

公开(公告)号：CN109148587A

公开(公告)日：2019-01-04

申请号：CN201810968880.X

申请日：2018-08-23

Applicant: 电子科技大学

Inventor： 章文通 ,  叶力 ,  方冬 ,  李珂 ,  林祺 ,  乔明 ,  张波

IPC: H01L29/78 ,  H01L29/36 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/36 ,  H01L29/66727 ,  H01L29/66734

Abstract: 本发明提供一种具有低比导通电阻的分离栅VDMOS器件及其制造方法，其元胞结构包括：第一导电类型半导体衬底、第一层第一导电类型半导体漂移区、第二层第一导电类型半导体漂移区、第二导电类型半导体阱区、第一导电类型半导体接触区、第二导电类型半导体接触区、多晶硅栅极、多晶硅分离栅电极、金属源电极、第一氧化层介质、第二氧化层介质、第三氧化层介质、第四氧化层介质、深槽；本发明优化漂移区浓度分布从而优化电场分布，在相同耐压条件下缩小比导通电阻，当器件工作在开关态切换状态下时，由于积累层漂移区浓度的降低可以使MOS电容耗尽区延伸更宽，对应栅漏电容更小，因此器件的动态损耗更小，本发明具有更宽的安全工作区。

公开(公告)号：CN109065625A

公开(公告)日：2018-12-21

申请号：CN201810822227.2

申请日：2018-07-25

Applicant: 七色堇电子科技(上海)有限公司

Inventor： 吴冬冬

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/4236 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/7831

Abstract: 本发明公开了一种沟槽型MOS晶体管，其制备在衬底上，该MOS晶体管的沟槽分为两段：第一段沟槽和第二段沟槽，第一段沟槽内和第二段沟槽内分别填充第一栅极材料和第二栅极材料，第一栅极材料和第二栅极材料由栅极绝缘层实现物理上隔离，MOS晶体管的栅极金属从第一栅极材料上引出。本发明实施例的结构，通过在沟槽底部埋入栅极材料，以此来降低栅极和源极之前的寄生电容。本发明还公开一种沟槽型MOS晶体管的制备方法和一种电子装置。

公开(公告)号：CN108962993A

公开(公告)日：2018-12-07

申请号：CN201710790536.1

申请日：2017-09-05

Applicant: 株式会社东芝

Inventor： 藤农佑树 ,  横山升 ,  奥村秀树

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L21/76224 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/4236 ,  H01L29/4991 ,  H01L29/515 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/66484 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7831

Abstract: 本发明提供半导体装置及其制造方法。实施方式所涉及的半导体装置的制造方法具备：在半导体基板上形成第1导电型的半导体层的工序；在上述半导体基板以及上述半导体层上形成沟槽的工序；在上述沟槽的内壁面上以及底面上形成第2导电型的半导体膜的工序；在上述半导体膜的侧面上以及底面上形成含有硅氧化物的第1绝缘膜的工序；在上述第1绝缘膜的侧面上以及底面上形成含有硅氮化物的第2绝缘膜的工序；以及在上述第2绝缘膜的侧面上以及底面上形成含有硅氧化物的第3绝缘膜的工序。

公开(公告)号：CN108962874A

公开(公告)日：2018-12-07

申请号：CN201710485635.9

申请日：2017-06-23

Applicant: 力祥半导体股份有限公司

Inventor： 蔡依芸 ,  陈志宏 ,  陈劲甫

IPC: H01L23/528

CPC classification number: H01L29/0611 ,  H01L29/0615 ,  H01L29/4236 ,  H01L29/66734 ,  H01L29/7813 ,  H01L23/528

Abstract: 本发明提供一种半导体结构，包括基底、第一介电层、第一导体层、定位部、两个间隙壁与第二导体层。基底具有第一沟槽。第一介电层设置于第一沟槽的表面上。第一导体层填入第一沟槽，且位于第一介电层上。定位部设置于基底上，且具有第一开口。第一开口暴露出第一沟槽。间隙壁设置于第一开口的两个侧壁上，且暴露出第一导体层。第二导体层填入第一开口，且电性连接至第一导体层。上述半导体结构可在维持高崩溃电压的情况下，同时防止漏电流的产生。本发明另提供半导体结构的制造方法以及半导体元件的终端区结构。