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公开(公告)号：CN107819025B
公开(公告)日：2022-05-17
申请号：CN201710604962.1
申请日：2017-07-24
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 提供能够降低导通电阻，并且提高耐压和雪崩耐量的半导体装置和半导体装置的制造方法。SJ‑MOSFET具备将n型漂移区(3)和p型间隔区(4)沿与基体主面平行的方向交替地重复配置而成的并列pn层(2b)。n型漂移区(3)的总杂质量与p型间隔区(4)的总杂质量大致相等，其宽度遍及整个深度方向实质恒定。n型漂移区(3)被设定为使漏极侧的部分(3H)的杂质浓度Cn1比源极侧的部分(3A)的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线。p型间隔区(4)被设定为使漏极侧的部分(4H)的杂质浓度Cp1比源极侧的部分(4A)的杂质浓度Cp2高ΔCph并且使源极侧的部分(4A)的一部分(4L)的杂质浓度Cp3相对低而成的p型杂质浓度分布曲线。
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公开(公告)号：CN105900245B
公开(公告)日：2019-08-06
申请号：CN201580003631.1
申请日：2015-07-03
Applicant: 富士电机株式会社
Inventor： 坂田敏明
Abstract: 元件活性区(1)的漂移部是将第一n型区(12a)与第一p型区(12b)以重复节距(P1)交替重复地接合而成的第一个并列pn结构(12)，且漂移部的周围是包括第二个并列pn结构(22)的元件周边部(2)。在设置于半导体芯片的正面上的栅极焊垫(37)的正下方，p型阱区(13c)设置于芯片正面侧的表面层。p型阱区(13c)的下方是接连第一个并列pn结构(12)并且以比重复节距(P1)窄的重复节距(P3)将第三n‑型区(32a)与第三p‑型区(32b)交替重复地接合而成的第三个并列pn结构(32)。在p型阱区(13c)与第三个并列pn结构(32)之间设置有n‑‑型表面区域(32c)，p型阱区(13c)与第三个并列pn结构(32)分隔。
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公开(公告)号：CN104254920A
公开(公告)日：2014-12-31
申请号：CN201380014333.3
申请日：2013-07-04
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/739
CPC classification number: H01L29/7802 , H01L21/266 , H01L29/0634 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/1095 , H01L29/36 , H01L29/66348 , H01L29/66712 , H01L29/7395 , H01L29/7827
Abstract: 本发明提供了一种超结MOS型半导体装置，其中，设置在形成MOS栅极结构的第一导电型半导体基板的第一主表面和位于第一主表面的相反侧的第二主表面之间的n-型漂移层是包括n型区域(1)和p型区域(2)，且n型区域(1)和p型区域(2)之间的pn结沿着与基板主表面垂直的方向设置的并列pn层(20)的结构，n型区域(1)和p型区域(2)具有与基板主表面垂直的方向的长度比与基板主表面平行的方向的宽度长的结构，并且n型区域(1)和p型区域(2)沿着与基板主表面平行的方向交替地以接触的方式排列。p型区域(2)的第二主表面侧的下端部(26)由p型低浓度区域的高浓度的下端部和p型低浓度区域的低浓度的下端部沿着与基板主表面平行的方向以预定的节距重复而构成。据此，能够提供改善关断损耗和关断dv/dt之间的权衡关系，并且提高雪崩耐量的超结MOS型半导体装置。
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公开(公告)号：CN106057888B
公开(公告)日：2020-12-04
申请号：CN201610130044.5
申请日：2016-03-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739 , H01L29/73 , H01L29/868 , H01L29/872 , H01L29/06 , H01L21/336 , H01L21/331 , H01L21/329
Abstract: 本发明提供一种能够降低导通电阻，并且抑制耐压降低的半导体装置以及半导体装置的制造方法。在元件活性部设置有以条纹状的平面布局配置第一n型区和第一p型区而成的第一并列pn层。在耐压结构部设置有朝向与第一并列pn层的条纹相同的条纹状的平面布局的第二并列pn层。第一并列pn层的角部具有阶梯状地配置阶差区域而成的平面形状，阶差区域是使第一n型区和第一p型区的长度阶梯地缩短而成。阶差区域借由平均杂质浓度比第一并列pn层低的中间区域而与第二并列pn层连续。阶差区域的最外区域的窄幅部具有取第一n型区的宽度w1和第二n型区的宽度w2的大致平均值而得的宽度w3，隔着中间区域沿第二方向x与第二并列pn层对置。
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公开(公告)号：CN105845713A
公开(公告)日：2016-08-10
申请号：CN201510887607.0
申请日：2015-12-07
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L21/336
Abstract: 本发明提供具有超结型构造的半导体装置。本发明的第1方面提供了一种半导体装置，该半导体装置具有由第1导电型柱和第2导电型柱构成的超结型构造，其中包括PN比从超结型构造的第1面侧向第2面侧增加的超结型构造的第1区域，以及与第1区域相接并且与半导体装置的沟道区域相邻的超结型构造的第2区域，第2区域中的PN比小于第1区域的第2面侧端部中的PN比，并且，第2区域的厚度薄于第1区域的厚度。
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公开(公告)号：CN105321824A
公开(公告)日：2016-02-10
申请号：CN201510236857.8
申请日：2015-05-11
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 提供一种能够高精度地制造元件特性优良的超结半导体装置的制造方法。首先，重复形成n型外延层40的沉积以及成为第一并列pn层的n型杂质区域41和p型杂质区域42。沿深度方向对置的n型杂质区域41彼此和p型杂质区域42彼此分离。再沉积n型外延层40，形成p型RESURF区域、成为第二并列pn层的p型区域的p型杂质区域43b以及成为LOCOS膜16的端部正下方的p型区域的p型杂质区域43a。然后通过低温热处理形成LOCOS膜16，之后在热扩散p型基区时，使n型杂质区域41和p型杂质区域42、43b扩散，而使在深度方向的n型杂质区域41彼此以及p型杂质区域42、43b彼此相连而形成第一、第二并列pn层。
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公开(公告)号：CN104254920B
公开(公告)日：2017-03-08
申请号：CN201380014333.3
申请日：2013-07-04
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/739
CPC classification number: H01L29/7802 , H01L21/266 , H01L29/0634 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/1095 , H01L29/36 , H01L29/66348 , H01L29/66712 , H01L29/7395 , H01L29/7827
Abstract: 提供了一种超结MOS型半导体装置，其中，设置在形成MOS栅极结构的第一导电型半导体基板的第一主表面和位于第一主表面的相反侧的第二主表面之间的n-型漂移层是包括n型区域(1)和p型区域(2)，且n型区域(1)和p型区域(2)之间的pn结沿着与基板主表面垂直的方向设置的并列pn层(20)的结构，n型区域(1)和p型区域(2)具有与基板主表面垂直的方向的长度比与基板主表面平行的方向的宽度长的结构，并且n型区域交替地以接触的方式排列。p型区域(2)的第二主表面侧的下端部(26)由p型低浓度区域的高浓度的下端部和p型低浓度区域的低浓度的下端部沿着与基板主表面平行的方向以预定的节距重复而构成。据此，能够提供改善关断损耗和关断dv/dt之间的权衡关系，并且提高雪崩耐量的超结MOS型半导体装置。(1)和p型区域(2)沿着与基板主表面平行的方向
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公开(公告)号：CN106057866A
公开(公告)日：2016-10-26
申请号：CN201610121087.7
申请日：2016-03-03
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L21/336
CPC classification number: H01L29/0634 , H01L29/66477
Abstract: 本发明涉及半导体装置及半导体装置的制造方法。在元件活性部10a，设置有将第一n型区域3和第一p型区域4交替重复接合而成的第一并列pn层5。第一并列pn层5的平面布局为条纹状。在耐压结构部10c，设置有将第二n型区域13和第二p型区域14交替重复接合而成的第二并列pn层15。第二并列pn层15的平面布局为朝向与第一并列pn层5的条纹相同的条纹状。在第一并列pn层5、第二并列pn层15间，设置有具有第三并列pn层以及第四并列pn层的中间区域6。中间区域6是使在相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域而成。
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公开(公告)号：CN105047712A
公开(公告)日：2015-11-11
申请号：CN201510102973.0
申请日：2015-03-09
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739 , H01L21/336 , H01L21/331
CPC classification number: H01L29/7802 , H01L29/0634 , H01L29/0696 , H01L29/0869 , H01L29/0878 , H01L29/1045 , H01L29/1095 , H01L29/4238 , H01L29/66712 , H01L29/66734 , H01L29/7811 , H01L29/7813 , H01L29/78 , H01L29/66325 , H01L29/66477 , H01L29/7393
Abstract: 本发明提供一种能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量的纵向型半导体装置及其制造方法。在具备元件活性部和耐压结构部的纵向型半导体装置中，在元件活性部的第一主表面具备第一主电极和栅极焊盘电极，在第一主电极下部的漂移层具备第一并列pn层，在栅极焊盘电极下部具备第二并列pn层。在栅极焊盘电极下部的第二并列pn层与被配置在漂移层的表面层的p阱区域之间具备第一导电型隔离区域，通过使第二并列pn层的重复间距比第一并列pn层的重复间距窄，能够获得低导通电阻、高雪崩耐量、高关断耐量以及高反向恢复耐量。
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公开(公告)号：CN111816694B
公开(公告)日：2025-04-18
申请号：CN202010107098.6
申请日：2020-02-21
Applicant: 富士电机株式会社
Inventor： 坂田敏明
Abstract: 本发明提供能够抑制由制造偏差引起的耐压降低的超结半导体装置和超结半导体装置的制造方法。半导体装置具有终端结构部(40)和供电流流通的有源区(30)。在第一导电型的半导体基板(1)的正面，设置有第一导电型的第一半导体层(2)。在第一半导体层(2)的有源区(30)的表面，设置有由在与正面平行的面中重复交替地配置有第一导电型的第一柱(3a)和第二导电型的第二柱(4a)的第一并列pn结构。在终端结构部(40)，设置有重复交替地配置有第一导电型的第三柱(3b)和第二导电型的第四柱(4b)的第二并列pn结构，在第二并列pn结构的表面，设置有包括彼此分离的多个区的第二导电型的第一半导体区(17)。
