公开(公告)号：CN107204280A

公开(公告)日：2017-09-26

申请号：CN201611262065.9

申请日：2016-12-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢艮轩 ,  罗冠昕 ,  张世明 ,  林纬良 ,  郑雅如 ,  陈俊光 ,  张庆裕 ,  陈桂顺 ,  刘如淦 ,  高蔡胜 ,  林进祥

IPC: H01L21/027 ,  H01L21/033

CPC classification number: G03F7/002 ,  B82Y10/00 ,  B82Y40/00 ,  G03F7/0002 ,  G03F7/165 ,  G03F7/20 ,  G03F7/2022 ,  G03F7/2059 ,  G03F7/32 ,  G03F7/40 ,  H01L21/02112 ,  H01L21/0274 ,  H01L21/0337 ,  H01L21/3065 ,  H01L21/3086 ,  H01L21/0332 ,  H01L21/0338

Abstract: 半导体装置的形成方法。此方法包括形成第一图案化硬掩模于材料层上。第一图案化硬掩模定义开口。此方法也形成直接自组装层于开口中，且直接自组装层具有第一部分与第二部分。移除直接自组装层的第一部分，沿着直接自组装层的第二部分的侧壁形成间隔物，以及移除直接自组装层的第二部分。间隔物形成第二图案化硬掩模于材料层上。

公开(公告)号：CN105977201A

公开(公告)日：2016-09-28

申请号：CN201510859578.7

申请日：2015-11-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 严永松 ,  李忠儒 ,  陈俊光 ,  吴佳典 ,  游大庆 ,  陈桂顺 ,  刘如淦 ,  眭晓林 ,  高蔡胜 ,  吴永旭

IPC: H01L21/768

CPC classification number: H01L21/31144 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L21/76816 ,  H01L21/823481 ,  H01L21/823878 ,  H01L21/76805 ,  H01L21/76895 ,  H01L2221/101 ,  H01L2221/1068

Abstract: 本公开提供一种半导体装置的制造方法。此方法包含形成一材料层于一基底之上；形成一第一硬掩膜层于材料层之上；沿着一第一方向，形成一第一沟槽于第一硬掩膜层中。此方法亦包含:沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽。此方法亦包含:蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成第二硬掩膜层于材料层之上；形成一第三沟槽于第二硬掩膜层中。第三沟槽沿着垂直于第一方向之一第二方向延伸，且与第一沟槽重叠。此方法亦包含:蚀刻材料层穿过第三沟槽。本公开可减少圆角角落变形，可减少线末端短缩变形且可克服失准。

公开(公告)号：CN102332448B

公开(公告)日：2013-11-06

申请号：CN201110199199.1

申请日：2011-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈桂顺 ,  陈孟伟 ,  刘家助 ,  黄建元 ,  林家庆

IPC: H01L23/544 ,  H01L21/762

CPC classification number: G03F9/7084 ,  G03F9/7076 ,  G03F9/708 ,  H01L21/76229

Abstract: 本发明提供一种半导体结构及半导体结构的制造方法。在一实施例中，半导体结构包含具有组件区与对准区的基材；位于对准区中且具有第一深度D1的第一浅沟渠隔离(STI)特征；位于组件区中且具有第二深度D2的第二STI特征；具有图案化特征的对准标记，其中图案化特征是覆盖在对准区中的第一STI特征之上；以及形成在组件区中的主动区之上的栅极堆叠。

公开(公告)号：CN103345120A

公开(公告)日：2013-10-09

申请号：CN201310225879.5

申请日：2006-08-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈桂顺 ,  林进祥 ,  鲁定中

IPC: G03F7/20

CPC classification number: G03F7/70341 ,  G03F7/203 ,  G03F7/70466

Abstract: 本发明是有关于一种半导体制造的微影方法，包括进行一高精密微影制程，以提供至少一图案曝光制程于该基材层上，以及进行一低精密微影制程，以提供至少一图案曝光制程于该基材层上。第一曝光制程形成包括主动图案及虚设图案的图案。第二曝光制程去除虚设图案，借以形成主动图案于基材层上。该曝光制程可在任一步骤中完成，并且可包含额外曝光制程。该高精密微影制程可以是湿浸式微影制程，而该低精密微影制程可以是干式微影制程。此形成图案于基材上的方法可应用于制造更高密度的集成（积体）电路。

公开(公告)号：CN101551603B

公开(公告)日：2012-01-25

申请号：CN200810168204.0

申请日：2008-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆晓慈 ,  陈桂顺 ,  吴小真 ,  张尚文 ,  刘家助

IPC: G03F7/36 ,  G03F7/26 ,  H01L21/027

CPC classification number: G03F7/405 ,  G03F7/0035

Abstract: 一种图案化光敏层的方法包括：提供一个其上形成有第一层的衬底，利用阳离子处理包括所述第一层的衬底，在所述第一层上形成第一光敏层，图案化所述第一光敏层以形成第一图案，利用阳离子处理所述第一图案，在所述已处理第一图案上形成第二光敏层，图案化所述第二光敏层以形成第二图案，以及使用所述第一图案与所述第二图案作为掩膜处理所述第一层。

公开(公告)号：CN101551603A

公开(公告)日：2009-10-07

申请号：CN200810168204.0

申请日：2008-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆晓慈 ,  陈桂顺 ,  吴小真 ,  张尚文 ,  刘家助

IPC: G03F7/36 ,  G03F7/26 ,  H01L21/027

CPC classification number: G03F7/405 ,  G03F7/0035

Abstract: 一种图案化光敏层的方法包括：提供一个其上形成有第一层的衬底，利用阳离子处理包括所述第一层的衬底，在所述第一层上形成第一光敏层，图案化所述第一光敏层以形成第一图案，利用阳离子处理所述第一图案，在所述已处理第一图案上形成第二光敏层，图案化所述第二光敏层以形成第二图案，以及使用所述第一图案与所述第二图案作为掩膜处理所述第一层。

公开(公告)号：CN1722426A

公开(公告)日：2006-01-18

申请号：CN200510076776.2

申请日：2005-06-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈桂顺 ,  林进祥 ,  严永松 ,  赖志明

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/31144 ,  H01L21/76838

Abstract: 本发明提供一种半导体元件，半导体元件包含有多个散射条设置于一隔离导线两侧，以改善微影制程的结果，各散射条具有一定的宽度并与隔离的导线间距有一定距离，以增加对半导体元件进行图案化时的微影制程的聚焦深度，且在完成半导体元件的制作后，这些散射条将仍存留于半导体元件内。本发明所述半导体元件，可增加导线图案在黄光制程中的聚焦深度，因此可改善半导体元件的关键尺寸。

公开(公告)号：CN119419117A

公开(公告)日：2025-02-11

申请号：CN202411400157.3

申请日：2024-10-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭志雄 ,  傅士奇 ,  陈桂顺 ,  刘宇伦

IPC: H01L21/027 ,  H01L21/033 ,  H01L23/544

Abstract: 一种半导体装置及其形成方法，半导体装置的形成方法包括以下步骤：在基板上形成第一罩幕；在该第一罩幕中形成多个第一开口及第二开口；在由所述多个第一开口曝露的该基板的第一区域中形成第一井，且在由该第二开口曝露的该基板的第二区域中形成对准布植物；通过使该对准布植物凹陷以形成对准标记；及在该对准标记的对准下对多层半导体晶格进行图案化。对集成电路装置的每一层重复该工艺，且精确对准提高将不同层堆叠在一起的精度。

公开(公告)号：CN118748147A

公开(公告)日：2024-10-08

申请号：CN202410017710.9

申请日：2024-01-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭志雄 ,  傅士奇 ,  陈桂顺 ,  陈德宇

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/10 ,  B82Y10/00

Abstract: 本公开涉及具有隔离结构的场效应晶体管及相关方法。一种方法包括：在衬底之上形成第一半导体沟道堆叠和第二半导体沟道堆叠；在第一堆叠和第二堆叠之上形成多个牺牲栅极；在形成多个牺牲栅极的同时，在过渡区域之上并邻近多个牺牲栅极形成条结构；在第一半导体沟道堆叠和所述第二半导体沟道堆叠的被多个牺牲栅极和条结构暴露的区域中形成多个源极/漏极开口；在多个源极/漏极开口中形成多个源极/漏极区域；用环绕第一半导体沟道堆叠和第二半导体沟道堆叠的半导体沟道的多个栅极结构替换多个牺牲栅极；在替换多个牺牲栅极的同时，用非活性栅极结构替换条结构；以及用隔离结构替换非活性栅极结构。

公开(公告)号：CN105372945B

公开(公告)日：2019-02-05

申请号：CN201510196867.3

申请日：2015-04-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪继正 ,  林纬良 ,  严永松 ,  陈俊光 ,  刘如淦 ,  高蔡胜 ,  傅中其 ,  董明森 ,  梁辅杰 ,  陈立锐 ,  陈孟伟 ,  陈桂顺

IPC: G03F7/20 ,  G03F9/00

Abstract: 本发明提供了方法。该方法包括：在图案化的衬底上形成光刻胶层；从图案化的衬底收集第一覆盖数据；基于来自集成电路(IC)图案的第二覆盖数据至来自图案化的衬底的第一覆盖数据的映射来确定覆盖补偿；根据覆盖补偿对光刻系统实施补偿工艺；以及之后通过光刻系统对光刻胶层实施光刻曝光工艺，从而将IC图案成像至光刻胶层。本发明涉及具有增强的覆盖质量的光刻工艺和系统。