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公开(公告)号：CN109273476B
公开(公告)日：2021-05-07
申请号：CN201811250894.4
申请日：2014-01-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明涉及具有改进的暗电流性能的图像传感器。本发明提供了一种半导体图像传感器件。该图像传感器包括：具有第一侧和与第一侧相对的第二侧的半导体衬底。半导体衬底包括被配置为感测从第二侧投射向衬底的辐射的辐射感测区域。第一层设置在半导体衬底的第二侧上方。第一层具有第一能带隙。第二层设置在第一层上方。第二层具有第二能带隙。第三层设置在第二层上方。第三层具有第三能带隙。第二能带隙小于第一能带隙和第三能带隙。
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公开(公告)号：CN112490255A
公开(公告)日：2021-03-12
申请号：CN201911223247.9
申请日：2019-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明涉及一种CMOS图像传感器和一种相关的形成方法，CMOS图像传感器具有将光电二极管与像素装置分离的掺杂隔离结构。在一些实施例中，CMOS图像传感器具有将光电二极管与像素装置分离的掺杂隔离结构。光电二极管远离衬底的前侧布置在衬底内。像素装置安置于上覆光电二极管的衬底的前侧处且通过掺杂隔离结构与光电二极管分离。相较于其中光电二极管的上部部分通常布置在衬底的前侧的顶面处的先前图像传感器设计，现在光电二极管布置成远离顶面且为像素装置留出更多空间。因此，较大像素装置可布置在感测像素中，且可改进较短沟道效应和噪声级。
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公开(公告)号：CN107046043B
公开(公告)日：2020-06-12
申请号：CN201611237958.8
申请日：2016-12-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明实施例涉及一种形成具有以前侧至背侧配置连接的层级的多维集成芯片的方法以及相关的装置。在一些实施例中，通过在第一衬底内形成一个或多个半导体器件，在第二衬底内形成一个或多个图像感测元件，以及通过接合结构将第一衬底上方的第一介电结构接合至第二衬底的背侧来实施该方法。形成包括多个不同部分且延伸穿过接合结构和第二衬底的层间互连结构，多个不同部分分别具有不同侧壁角度的侧壁。层间互连结构配置为将第一衬底上方的第一金属互连层电连接至第二衬底上方的第二金属互连层。本发明实施例涉及具有层间互连件的堆叠衬底结构。
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公开(公告)号：CN106611765B
公开(公告)日：2020-05-15
申请号：CN201610711927.5
申请日：2016-08-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明的实施例涉及CMOS图像传感器及相关的形成方法，该图像传感器具有布置在深沟槽隔离结构与图像感测元件之间的掺杂区域。在一些实施例中，CMOS图像传感器具有设置在半导体衬底内的像素区域。像素区域具有配置为将辐射转换为电信号的图像感测元件。多个背侧深沟槽隔离(BDTI)结构在像素区域的相对侧上延伸进半导体衬底。掺杂区域横向布置在BDTI结构之间并且使图像感测元件与BDTI结构和半导体衬底的背侧分离。图像感测元件与BDTI结构的分离防止图像感测元件与BDTI结构的边缘附近的界面缺陷相互作用，并且从而减少暗电流和白像素数量。
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公开(公告)号：CN107026184B
公开(公告)日：2020-04-21
申请号：CN201710061474.0
申请日：2017-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L23/552
Abstract: 在本公开的某些实施例中，涉及集成晶片结构，其具有导体遮蔽结构的配置，以避免第一裸晶中的装置制造的辐射影响第二裸晶中的影像感应元件。导体接合结构具有附有一个或多个半导体装置的第一集成晶片裸晶以及附有影像感应元件阵列的第二集成晶片裸晶。混合接合界面区排列于第一集成晶片裸晶与第二集成晶片裸晶之间。导体接合结构排列于混合接合界面区之中，且配置为将第一集成晶片裸晶电性连接于第二集成晶片裸晶。导体遮蔽结构排列于混合接合界面区之中，且在一个或多个半导体装置与影像感应元件阵列之间横向延伸。
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Patent Agency Ranking
公开(公告)号：CN110534507A
公开(公告)日：2019-12-03
申请号：CN201910184263.5
申请日：2019-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/065 , H01L23/48 , H01L21/98
Abstract: 本发明提供了一种三维(3D)集成电路(IC)。在一些实施例中，第一IC管芯包括位于第一半导体衬底上方的第一接合结构和第一互连结构。第二IC管芯设置在第一IC管芯上方并且包括位于第二半导体衬底上方的第二接合结构和第二互连结构。密封环结构位于第一IC管芯和第二IC管芯中并从第一半导体衬底延伸至第二半导体衬底。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括贯穿硅通孔(TSV)，其中，贯穿硅通孔(TSV)设置在第二半导体衬底中并且通过TSV引线层和引线间通孔的堆叠件电连接至3D IC。本发明的实施例还提供了贯穿硅通孔设计、三维集成电路的制造方法。
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公开(公告)号：CN106469701B
公开(公告)日：2019-07-30
申请号：CN201610595263.0
申请日：2016-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488 , H01L23/52 , H01L21/60
Abstract: 本发明提供了半导体器件结构。该半导体器件结构包括具有第一表面、第二表面和凹槽的第一半导体衬底。第二表面与第一表面相对。该凹槽穿过第一半导体衬底。该半导体器件结构包括位于第二表面上方的第一布线层。该半导体器件结构包括第一接合焊盘，该第一接合焊盘位于凹槽中并且延伸至第一布线层以电连接至第一布线层。该半导体器件结构包括位于第一接合焊盘上方的镍层。该半导体器件结构包括位于镍层上方的金层。本发明的实施例还涉及半导体器件结构的形成方法。
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公开(公告)号：CN104538414B
公开(公告)日：2019-05-07
申请号：CN201410709414.1
申请日：2008-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明公开一种背照式传感器的制造方法，包括：提供半导体基材；形成光电流产生区在该半导体基材上；形成针札层包含注入区在该光电流产生区上；以及在形成该针札层之后，形成包含光学反射材料的传输栅极在该半导体基材上，其中该传输栅极形成在该光电流产生区的全部表面上和该针札层的全部表面上。本发明能够解决穿通问题，并提高影像传感元件的灵敏度。
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公开(公告)号：CN106252323B
公开(公告)日：2018-12-28
申请号：CN201510736308.7
申请日：2015-11-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/498 , H01L21/48
Abstract: 本公开提供了一种互补金属氧化物半导体(CMOS)图像传感器的焊盘结构。半导体衬底布置在后道工序(BEOL)金属化堆叠件上方，并且包括划线开口。缓冲层衬垫划线开口。导电焊盘包括基区和突出区。基区布置在划线开口中的缓冲层上方，并且突出区从基区伸至BEOL金属化堆叠件中。介电层填充导电焊盘上方的划线开口，并且与半导体衬底的上表面大致齐平。此外，本公开提供了一种制造焊盘结构的方法以及CMOS图像传感器。
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公开(公告)号：CN105280611B
公开(公告)日：2018-12-28
申请号：CN201510278520.3
申请日：2015-05-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本发明提供一种3DIC互连器件及其形成方法。提供了堆叠半导体器件和该堆叠半导体器件的形成方法。将多种集成电路相互接合，以形成堆叠半导体器件。在将附加的集成电路接合至先前的接合步骤中所形成的堆叠半导体器件的每一个接合步骤之后，形成多个导电塞，以将附加的集成电路和先前的接合步骤中所形成的堆叠半导体器件电互连。
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