公开(公告)号：CN103035526B

公开(公告)日：2016-02-24

申请号：CN201210005711.9

申请日：2012-01-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李彦儒 ,  游明华 ,  李资良 ,  李启弘 ,  蔡邦彦 ,  舒丽丽 ,  林逸宏 ,  郑有宏

IPC: H01L21/336 ,  H01L21/8238

CPC classification number: H01L29/7848 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02661 ,  H01L21/30604 ,  H01L21/30608 ,  H01L21/3065 ,  H01L21/3083 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823425 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/045 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/66545 ,  H01L29/66636 ,  H01L29/7845 ,  H01L29/7846

Abstract: 公开了一种用于制造半导体器件的方法。在衬底的腔室中且邻近衬底中的隔离结构形成应变材料。应变材料具有位于衬底的表面上方的角部。所公开的方法提供了改进方法，该改进方法用于形成邻近隔离结构并具有位于衬底腔室中的增加部分的应变材料，从而增强载流子迁移率并且提升器件性能。在实施例中，采用蚀刻工艺通过去除至少一部分角部来再分布应变材料使其位于腔室中，从而实现改进的形成方法。本发明提供了半导体器件及其制造方法。

公开(公告)号：CN102237312B

公开(公告)日：2013-11-06

申请号：CN201010534184.1

申请日：2010-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  陆志诚 ,  游明华 ,  李启弘 ,  李资良

IPC: H01L21/8238 ,  H01L21/20 ,  H01L21/306

CPC classification number: H01L21/20 ,  H01L21/02532 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/3065 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/66477 ,  H01L29/7848

Abstract: 本发明公开一半导体元件的制造方法，包括：选择性生长一材料于一基板的一上表面；选择性生长一保护层于该材料上；以及于一蚀刻气体中移除部分该保护层。本发明可完全移除颗粒，而留下应变材料以提高载子迁移率并提升元件效能与产率。

公开(公告)号：CN102593130A

公开(公告)日：2012-07-18

申请号：CN201110349219.9

申请日：2011-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  李启弘 ,  李资良

IPC: H01L27/092 ,  H01L29/06 ,  H01L29/78 ,  H01L21/8238 ,  H01L21/205

CPC classification number: H01L29/66636 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/78 ,  H01L29/7848

Abstract: 一种半导体器件，具有：基板，包括主表面；栅极叠层，包括侧壁，位于基板上方；隔离件，位于基板上方，邻接栅极叠层的侧壁，其中，隔离件包括底面，底面具有外点，外点与栅极叠层的距离最远；隔离结构，位于基板中，栅极叠层的一侧，隔离结构的外边缘最靠近隔离件；以及应变材料，位于隔离件和隔离结构之间的基板的主表面下方，包括上部和下部，上部和下部通过过渡平面间隔开，过渡平面与基板的主表面之间的夹角为锐角。本发明还涉及一种半导体器件的制造方法。

公开(公告)号：CN118486696A

公开(公告)日：2024-08-13

申请号：CN202410483904.8

申请日：2024-04-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  王嗣裕 ,  李静宜

IPC: H01L27/146

Abstract: 本申请的实施例提供了一种图像感测器件，该图像感测器件包括：半导体本体，具有前侧和背侧；光电探测器，位于所述半导本体内；深沟槽隔离结构，延伸到所述半导体本体中以横向地围绕所述光电探测器；以及p掺杂半导体的外延层，衬垫于所述深沟槽隔离结构。本申请的实施例还提供了制造图像感测器件的方法。

公开(公告)号：CN109728074B

公开(公告)日：2023-02-21

申请号：CN201811284390.4

申请日：2018-10-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  江柏融 ,  陈彦秀 ,  杜友伦

IPC: H01L29/06 ,  H01L21/331 ,  H01L29/73

Abstract: 本发明实施例涉及包含外延硅层的半导体装置和其形成方法。一种制造半导体装置的方法包含：提供衬底，衬底包含第一导电类型的第一半导电区和位于第一半导电区上方的门结构，其中门结构之间的间隙暴露第一半导电区的部分；和从第一半导电区的经暴露部分开始在间隙中形成第二导电类型的第二半导电区。形成第二半导电区包含：在腔中在毗邻于门结构的侧壁周围以第一生长速率生长外延富硅层，第一生长速率大于中心部分处的第二生长速率；和在腔中利用蚀刻剂以第一蚀刻速率在毗邻于门结构的侧壁周围部分地去除外延富硅层，第一蚀刻速率大于中心部分处的第二蚀刻速率。

公开(公告)号：CN115565932A

公开(公告)日：2023-01-03

申请号：CN202210221859.X

申请日：2022-03-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  李静宜 ,  蔡嘉雄

IPC: H01L21/762

Abstract: 本公开提供一种用于形成绝缘体上半导体衬底的方法。所述方法包含以下操作。接纳回收衬底。在所述回收衬底上形成第一多层结构。在所述第一多层结构中形成沟槽。执行横向蚀刻以移除所述沟槽的侧壁的部分以在所述第一多层结构中形成凹槽。用外延层密封所述沟槽及所述凹槽，且在所述第一多层结构中形成潜在开裂界面。在所述第一多层结构上方形成第二多层结构。将所述回收衬底的所述装置层接合到载体衬底上方的绝缘体层。沿所述潜在开裂界面劈裂所述第一多层结构，以将所述回收衬底与所述第二多层结构、所述绝缘体层及所述载体衬底分离。暴露所述装置层。

公开(公告)号：CN114709229A

公开(公告)日：2022-07-05

申请号：CN202110984748.X

申请日：2021-08-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  李静宜

IPC: H01L27/146

Abstract: 本公开实施例涉及一种集成芯片及其形成方法，集成芯片包括：衬底、第一图像感测元件及第二图像感测元件以及背侧深沟槽隔离(BDTI)结构。第一图像感测元件及第二图像感测元件彼此紧邻着布置在衬底之上，且具有第一掺杂类型。背侧深沟槽隔离结构布置在第一与第二图像感测元件之间，且包括第一隔离外延层、第二隔离外延层以及隔离填充结构。第一隔离外延层设定BDTI结构的最外侧壁且具有第一掺杂类型。第二隔离外延层沿着第一隔离外延层的内侧壁布置且具有与第一掺杂类型不同的第二掺杂类型。隔离填充结构填充在第二隔离外延层的内侧壁之间。

公开(公告)号：CN111261576A

公开(公告)日：2020-06-09

申请号：CN201911205419.X

申请日：2019-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  陈步芳 ,  吴政达 ,  江柏融 ,  李汝谅 ,  卢一斌 ,  陈彦秀 ,  杜友伦 ,  叶玉隆 ,  林诗杰

IPC: H01L21/762

Abstract: 本申请的各个实施例涉及一种形成具有杂质竞争层的绝缘体上硅(SOI)器件的方法以及SOI结构，以在退火工艺期间吸收潜在的污染物金属颗粒。在一些实施例中，在伪衬底上形成杂质竞争层。在支撑衬底上方形成绝缘层。将伪晶圆的前侧接合到绝缘层。执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。然后，去除包括杂质竞争层的伪衬底的主要部分，在绝缘层上留下伪衬底的器件层。本发明的实施例还涉及形成绝缘体上硅结构的方法。

公开(公告)号：CN108231685A

公开(公告)日：2018-06-29

申请号：CN201711051864.6

申请日：2017-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈文进 ,  吴正一 ,  郑有宏 ,  郭人华 ,  刘响 ,  李锦思

IPC: H01L21/8234 ,  H01L27/088

Abstract: 一种方法包括提供半导体结构，该半导体结构具有有源区域和邻近于有源区域的隔离结构，该有源区域具有夹置晶体管的沟道区域的源极和漏极区域，该半导体结构还具有位于沟道区域上方的栅极结构。该方法还包括在源极和漏极区域的一个中蚀刻沟槽，其中，该沟槽暴露隔离结构的侧壁的部分，在沟槽中外延生长第一半导体层，在第一半导体层上方外延生长第二半导体层，通过蚀刻工艺改变第二半导体层的顶面的部分的晶体刻面取向，并且在改变晶体刻面取向之后，在第二半导体层上方外延生长第三半导体层。

公开(公告)号：CN104916641B

公开(公告)日：2018-04-10

申请号：CN201410236347.6

申请日：2014-05-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  吴政达 ,  杜友伦 ,  蔡嘉雄 ,  李汝谅 ,  李一庭 ,  高铭祥

IPC: H01L27/11524

CPC classification number: H01L29/42328 ,  G11C16/0433 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/7881

Abstract: 本发明涉及具有设置在共源极区域和共擦除区域之间的、带有基本平坦的顶面的共源极氧化物层的嵌入式闪存单元及其形成方法。在一些实施例中，该嵌入式闪存单元具有半导体衬底，该半导体衬底带有通过第一沟道区域与第一漏极区域间隔开且通过第二沟道区域与第二漏极区域间隔开的共源极区域。通过原位蒸汽生成(ISSG)工艺在共源极区域上面的位置处形成高质量共源极氧化物层。第一和第二浮置栅极在第一和第二沟道区域上方设置在共擦除栅极的相对侧上，其中，该共擦除栅极具有的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。