公开(公告)号：CN204885144U

公开(公告)日：2015-12-16

申请号：CN201520223852.7

申请日：2015-04-14

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗 ,  竹若博基

IPC: H01L23/488

CPC classification number: H01L23/562 ,  H01L21/4825 ,  H01L21/565 ,  H01L21/78 ,  H01L22/12 ,  H01L22/32 ,  H01L23/3114 ,  H01L23/3192 ,  H01L23/49503 ,  H01L23/4952 ,  H01L23/49562 ,  H01L23/544 ,  H01L24/02 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/09 ,  H01L24/45 ,  H01L24/46 ,  H01L2223/54486 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05552 ,  H01L2224/05553 ,  H01L2224/05567 ,  H01L2224/06133 ,  H01L2224/06155 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/4905 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/00012

Abstract: 本实用新型提供一种半导体器件及其制造方法，能够提高半导体器件的可靠性。实施方式中的特征点在于：在焊盘(PD)与引出布线部(DWU)的连接部位设置有倾斜部(SLP)。由此，能够抑制在通过表面保护膜(PAS)将焊盘(PD)的一部分覆盖的覆盖区域产生裂纹。

公开(公告)号：CN203983265U

公开(公告)日：2014-12-03

申请号：CN201420243438.8

申请日：2014-05-13

Applicant: 瑞萨电子株式会社

Inventor： 大谷内贤治 ,  和田环 ,  森永优一

IPC: H01L23/498 ,  H01L23/31 ,  H01L21/60

CPC classification number: H01L24/48 ,  G06K19/07718 ,  G06K19/0772 ,  G06K19/07722 ,  G06K19/07743 ,  G06K19/07745 ,  H01L23/053 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/3142 ,  H01L23/49811 ,  H01L23/49838 ,  H01L23/49855 ,  H01L24/05 ,  H01L24/14 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/49 ,  H01L24/78 ,  H01L24/83 ,  H01L24/85 ,  H01L24/97 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05124 ,  H01L2224/05155 ,  H01L2224/05554 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/1401 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48228 ,  H01L2224/48465 ,  H01L2224/4847 ,  H01L2224/48471 ,  H01L2224/48479 ,  H01L2224/48499 ,  H01L2224/48624 ,  H01L2224/48644 ,  H01L2224/48824 ,  H01L2224/48844 ,  H01L2224/49171 ,  H01L2224/73265 ,  H01L2224/78301 ,  H01L2224/83101 ,  H01L2224/83862 ,  H01L2224/85045 ,  H01L2224/85048 ,  H01L2224/85051 ,  H01L2224/85181 ,  H01L2224/85186 ,  H01L2224/85205 ,  H01L2224/85444 ,  H01L2224/92247 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/10161 ,  H01L2924/10253 ,  H01L2924/181 ,  H01L2924/18301 ,  H01L2924/0665 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2924/01079 ,  H01L2224/4554

Abstract: 一种半导体装置(PKG)，能够提高半导体装置的可靠性。包括具有贯通孔(SH)的绝缘性的基材(BS)、形成在基材(BS)的下表面(BSb)上的端子(TE)、以及以面朝上方式搭载在基材的上表面(BSa)上的半导体芯片(CP)。此外，具有将从基材(BS)的贯通孔(SH)露出的端子(TE)的露出面(EX)与半导体芯片(CP)的焊垫(PD)电连接的导线(BW)等导电性部件、以及将该导电性部件、基材(BS)的贯通孔(SH)的内部以及半导体芯片(CP)密封的密封体(MR)。从基材(BS)的贯通孔(SH)露出的端子(TE)的露出面(EX)在除了接合导线(BW)等导电性部件的接合部以外的区域设置有固定单元。

公开(公告)号：CN203746832U

公开(公告)日：2014-07-30

申请号：CN201420070435.9

申请日：2014-02-19

Applicant: 瑞萨电子株式会社

Inventor： 棈松高志 ,  別井隆文 ,  黒田淳

IPC: H01L23/488 ,  H01L25/16

CPC classification number: H01L24/17 ,  H01L21/563 ,  H01L23/04 ,  H01L23/12 ,  H01L23/49816 ,  H01L23/49838 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/48227 ,  H01L2224/48464 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/06558 ,  H01L2924/15311 ,  H01L2924/00012

Abstract: 提供一种半导体芯片和半导体器件，提高了以倒装片方式安装半导体芯片的衬底中的布线性。在以倒装片方式安装的半导体芯片中，在IO单元的内侧与外侧锯齿状配置的内侧芯片焊盘列和外侧芯片焊盘列离开预定的间隔以上地配置。预定的间隔是指在与内侧与外侧芯片焊盘列面对面连接的衬底上的内侧与外侧衬底焊盘列之间能够配置1个导通孔的间隔。或者，预定的间隔是指能够以该间隔形成用来布设以后要背蚀刻镀敷线的阻焊层的开口的间隔。即使在外侧衬底焊盘列之间没有形成布线的间隙时，也可以提高衬底的布线性。

公开(公告)号：CN203733786U

公开(公告)日：2014-07-23

申请号：CN201320575197.2

申请日：2013-09-13

Applicant: 瑞萨电子株式会社

Inventor： 菊池卓 ,  菊池隆文

IPC: H01L23/498 ,  H01L23/538 ,  H01L25/07 ,  H01L25/16

CPC classification number: H01L25/0657 ,  H01L23/49816 ,  H01L23/49827 ,  H01L24/97 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/81005 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2924/07802 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/81 ,  H01L2924/00

Abstract: 本实用新型提供一种半导体器件，提高将平面尺寸不同的多个半导体芯片层叠的半导体器件的各半导体芯片的设计自由度。该半导体器件，包括：布线基板，其具有第1面以及与所述第1面相反侧的第2面；第1半导体芯片；第2半导体芯片；第3半导体芯片；以及多个外部端子，其形成于所述布线基板的所述第2面，所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。

公开(公告)号：CN203250742U

公开(公告)日：2013-10-23

申请号：CN201320010525.4

申请日：2013-01-04

Applicant: 瑞萨电子株式会社

Inventor： 松浦仁

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/7397 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41708 ,  H01L29/4236 ,  H01L29/66348 ,  H01L29/7395 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本实用新型涉及一种IE型沟槽栅极IGBT。用于进一步增强具有有源晶元的宽度比无源晶元更窄的窄有源晶元IE型沟槽栅极IGBT的性能的方法，有效的是缩减晶元从而增强IE效应。然而，当简单地缩减晶元时，由于增加的栅极电容而降低了切换速度。IE型沟槽栅极IGBT晶元形成区域基本上包括具有线性有源晶元区域(40a)的第一线性单元晶元区域(40f)、具有线性孔集电极区域(40c)的第二线性单元晶元区域(40s)以及布置在它们之间的线性无源晶元区域(40i)。

公开(公告)号：CN203232867U

公开(公告)日：2013-10-09

申请号：CN201320248749.9

申请日：2013-04-27

Applicant: 瑞萨电子株式会社

Inventor： 高柳浩二

IPC: H01L23/528 ,  H01L23/522

CPC classification number: H01L25/0657 ,  H01L22/34 ,  H01L23/3128 ,  H01L23/481 ,  H01L23/528 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L25/18 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06544 ,  H01L2225/06555 ,  H01L2225/06582 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/1431 ,  H01L2924/1436 ,  H01L2924/15311 ,  H01L2224/05552

Abstract: 本实用新型的实施例涉及半导体器件。根据本实用新型的半导体器件包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分在芯片内端面上，该芯片内端面为所述通孔的面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。

公开(公告)号：CN203103306U

公开(公告)日：2013-07-31

申请号：CN201220688640.2

申请日：2012-12-13

Applicant: 瑞萨电子株式会社

Inventor： 安藤孝由

IPC: H01L29/423 ,  H01L29/78 ,  H01L29/739

CPC classification number: H01L27/0255 ,  H01L27/0617 ,  H01L29/866

Abstract: 一种半导体装置，能够获取更大的能够配置栅极焊盘的区域。半导体装置包括：晶体管，具有栅极电极、第1电极和第2电极；以及第1及第2保护电路，一端共同与栅极电极连接，另一端分别与第1电极及第2电极连接，第1及第2保护电路分别构成于在一个场绝缘膜上分离形成的第1及第2多晶硅层内。

公开(公告)号：CN202996821U

公开(公告)日：2013-06-12

申请号：CN201220627506.1

申请日：2012-11-16

Applicant: 瑞萨电子株式会社

Inventor： 金本光一

IPC: H01L23/495 ,  H01L25/16

CPC classification number: H01L23/49575 ,  H01L23/3114 ,  H01L23/49503 ,  H01L23/4952 ,  H01L23/49551 ,  H01L23/564 ,  H01L24/73 ,  H01L2224/05554 ,  H01L2224/32145 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48247 ,  H01L2224/49109 ,  H01L2224/73265 ,  H01L2224/92247 ,  H01L2225/06562 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 本实用新型提供一种半导体装置。在使管芯焊盘(8d)的下表面(8db)从密封体(4)的下表面(4b)露出的芯片层叠结构的QFP(6)中，将半导体芯片(2)搭载于远离管芯焊盘(8d)的位置(第二层)，其中在半导体芯片(2)的表面形成有由在骨架中至少含有苯并环丁烯作为有机单体的高分子构成的BCB膜，由此即使水分从管芯焊盘(8d)和密封体(4)的界面浸入，也能够延长水分到达该半导体芯片(2)的时间，使吸湿不良的发生变困难。根据本实用新型，能够抑制半导体装置的可靠性的降低。

公开(公告)号：CN207938601U

公开(公告)日：2018-10-02

申请号：CN201820371520.7

申请日：2018-03-19

Applicant: 瑞萨电子株式会社

Inventor： 佐藤幸弘 ,  清原俊范

IPC: H01L23/49 ,  H01L23/495 ,  H01L23/485 ,  H01L21/60

Abstract: 本实用新型提供半导体器件，能提高半导体器件的性能。一实施方式的半导体器件具有导线(12)，其在形成于半导体芯片的绝缘膜上的开口部(13H1)处，在一个接合面(SEt1)的多个部位接合。另外，半导体器件具有以与接合面(SEt1)接触的方式封固上述半导体芯片及导线(12)的封固体。接合面(SEt1)具有供导线(12)的接合部(12B1)接合的区域(SER1)、供导线(12)的接合部(12B2)接合的区域(SER2)、以及位于区域(SER1)与区域(SER2)之间的区域(SER3)。区域(SER3)的宽度(WH3)比区域(SER1)的宽度(WH1)及区域(SER2)的宽度(WH2)小。(ESM)同样的发明创造已同日申请发明专利

公开(公告)号：CN207303085U

公开(公告)日：2018-05-01

申请号：CN201720708442.0

申请日：2017-06-16

Applicant: 瑞萨电子株式会社

Inventor： 西园晋二 ,  清水忠 ,  本桥纪和 ,  西山知宏

IPC: H01L23/522 ,  H01L23/528 ,  H01L25/07

CPC classification number: H02K11/33 ,  H02H9/02 ,  H02K7/145 ,  H05K1/0206 ,  H05K1/0263 ,  H05K1/115 ,  H05K1/181 ,  H05K3/3447 ,  H05K3/429 ,  H05K7/1432 ,  H05K2201/10015 ,  H05K2201/10166 ,  H05K2201/10356 ,  H05K2201/10522 ,  H05K2201/10545 ,  H05K2201/10628 ,  H05K2201/10636

Abstract: 本实用新型涉及一种电子装置，抑制电子装置的性能降低，并且实现电子装置的小型化。电子装置(EA)在具有尺寸不同的多个贯通导孔的贯通基板(WB)的背面的第1区域配置包括功率晶体管的功率模块(PM2A)，另一方面，在贯通基板(WB)的表面的第2区域配置包括控制电路的预驱动器(PD2)。此时，在俯视视角下，第1区域和第2区域具有重叠的区域。并且，功率模块(PM2A)与预驱动器(PD2)经由贯通导孔(TV1)而电连接。进而，多个贯通导孔具有第1尺寸的贯通导孔(TV1)、比第1尺寸大且能够插入线缆(CAL(V))的贯通导孔(TV2)以及在内部埋入有导电性部件(CM)的贯通导孔(TV3)。