公开(公告)号：CN103681591A

公开(公告)日：2014-03-26

申请号：CN201310429744.0

申请日：2013-09-13

Applicant: 瑞萨电子株式会社

Inventor： 菊池卓 ,  菊池隆文

IPC: H01L23/498 ,  H01L23/538 ,  H01L25/07 ,  H01L25/16

CPC classification number: H01L25/0657 ,  H01L23/49816 ,  H01L23/49827 ,  H01L24/97 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/81005 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2924/07802 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/81 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，提高将平面尺寸不同的多个半导体芯片层叠的半导体器件的各半导体芯片的设计自由度。在布线基板(2)上搭载有逻辑芯片(LC)、再布线芯片(RDC)以及平面尺寸比逻辑芯片大的存储芯片(MC1)。逻辑芯片(LC)和存储芯片经由再布线芯片电连接。再布线芯片具有形成于与布线基板相对的表面(3a)的多个表面电极(3ap)和形成于表面(3a)的相反侧的背面(3b)的多个背面电极(3bp)。另外，再布线芯片具有多个贯通电极(3tsv)以及形成于表面(3a)或背面(3b)并将多个贯通电极(3tsv)与多个表面电极(3ap)或多个背面电极(3bp)电连接的多条引出布线(RDL)。

公开(公告)号：CN103681591B

公开(公告)日：2018-06-26

申请号：CN201310429744.0

申请日：2013-09-13

Applicant: 瑞萨电子株式会社

Inventor： 菊池卓 ,  菊池隆文

IPC: H01L23/498 ,  H01L23/538 ,  H01L25/07 ,  H01L25/16

CPC classification number: H01L25/0657 ,  H01L23/49816 ,  H01L23/49827 ,  H01L24/97 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/81005 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2924/07802 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/81 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，提高将平面尺寸不同的多个半导体芯片层叠的半导体器件的各半导体芯片的设计自由度。在布线基板(2)上搭载有逻辑芯片(LC)、再布线芯片(RDC)以及平面尺寸比逻辑芯片大的存储芯片(MC1)。逻辑芯片(LC)和存储芯片经由再布线芯片电连接。再布线芯片具有形成于与布线基板相对的表面(3a)的多个表面电极(3ap)和形成于表面(3a)的相反侧的背面(3b)的多个背面电极(3bp)。另外，再布线芯片具有多个贯通电极(3tsv)以及形成于表面(3a)或背面(3b)并将多个贯通电极(3tsv)与多个表面电极(3ap)或多个背面电极(3bp)电连接的多条引出布线(RDL)。

公开(公告)号：CN203733786U

公开(公告)日：2014-07-23

申请号：CN201320575197.2

申请日：2013-09-13

Applicant: 瑞萨电子株式会社

Inventor： 菊池卓 ,  菊池隆文

IPC: H01L23/498 ,  H01L23/538 ,  H01L25/07 ,  H01L25/16

CPC classification number: H01L25/0657 ,  H01L23/49816 ,  H01L23/49827 ,  H01L24/97 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/81005 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2924/07802 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/83 ,  H01L2224/81 ,  H01L2924/00

Abstract: 本实用新型提供一种半导体器件，提高将平面尺寸不同的多个半导体芯片层叠的半导体器件的各半导体芯片的设计自由度。该半导体器件，包括：布线基板，其具有第1面以及与所述第1面相反侧的第2面；第1半导体芯片；第2半导体芯片；第3半导体芯片；以及多个外部端子，其形成于所述布线基板的所述第2面，所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。