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公开(公告)号：CN109599438B
公开(公告)日：2022-03-04
申请号：CN201811131306.5
申请日：2018-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明的实施例提供了一种半导体器件及其形成方法。实施例方法包括在半导体鳍上方并且沿着半导体鳍的侧壁沉积第一介电膜，半导体鳍从半导体衬底向上延伸。该方法还包括在第一介电膜上方沉积介电材料；使第一介电膜凹进至半导体鳍的顶面之下以限定伪鳍，伪鳍包括介电材料的上部；以及在半导体鳍和伪鳍上方并且沿着半导体鳍和伪鳍的侧壁形成栅极堆叠件。
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公开(公告)号：CN109860038B
公开(公告)日：2021-05-25
申请号：CN201810689001.X
申请日：2018-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/306 , C09G1/02
Abstract: 一种半导体装置的制造方法包括提供一基材，此基材上形成有氧化硅层和覆盖氧化硅层的金属氧化物层。此方法还包括制备CMP浆料。所述CMP浆料包括带有负电荷的多个研磨粒、包含(XaYb)‑基团的路易士碱和缓冲溶液。X代表IIIA族元素或前期过渡金属，Y代表氮族元素、氧族元素或卤素，a>0且b>0。所述CMP浆料具有实质为2至7的pH值。接着，对金属氧化物层的表面进行平坦化操作，直至氧化硅层的表面暴露出。此平坦化操作具有金属氧化物层相对于氧化硅层的高选择性。
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公开(公告)号：CN109848855B
公开(公告)日：2021-04-20
申请号：CN201811380591.4
申请日：2018-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: B24B53/017
Abstract: 本揭露提供了一种调节研磨垫的方法，并且此方法包括：量测研磨垫的表面轮廓；获得研磨垫的参考轮廓；将研磨垫的表面轮廓与参考轮廓进行比较以产生差异结果；根据差异结果决定调节参数值；以及使用调节参数值调节研磨垫。
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公开(公告)号：CN112563193A
公开(公告)日：2021-03-26
申请号：CN202011024385.7
申请日：2020-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , C09G1/02
Abstract: 本公开涉及一种集成电路装置的制造方法。本公开还涉及一半导体基板，具有组成均匀的金属，以及具有此金属与一氧化物的嵌入式表面。使用包括第一研磨剂以及第一胺基碱的第一浆料，直到露出嵌入式表面。使用包括第二研磨剂以及第二胺基碱的第二浆料研磨嵌入式表面。第二研磨剂与第一研磨剂不同。第二胺基碱与第一胺基碱不同。此金属与此氧化物在第一浆料中分别具有第一移除速率与第二移除速率，以及在第二浆料中分别具有第三移除速率与第四移除速率。第一移除速率对第二移除速率的比例大于30：1，以及第三移除速率对第四移除速率的比例为约1：0.5至约1：2。
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Patent Agency Ranking
公开(公告)号：CN107017206B
公开(公告)日：2020-06-23
申请号：CN201710061113.6
申请日：2017-01-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本揭露内容的方法包含提供一半导体基板，其具有第一和第二区域，分别地掺杂第一和第二掺杂物。第一和第二掺杂物为相反的型式。此方法更进一步地包含磊晶成长第一半导体层，其掺杂第三掺杂物。第一和第三掺杂物为相反的型式。此方法更进一步地包含在第一半导体层上沉积介电硬罩(HM)层；将介电硬罩层上图案化，以在第一区域上形成开口；朝半导体基板延伸此开口；在此开口中磊晶成长第二半导体层。第二半导体层掺杂第四掺杂物。第一和第四掺杂物为相同型态。此方法更进一步地包含移除介电硬罩层；以及执行第一化学机械平坦化制程，以将第一和第二半导体二者皆平坦化。
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公开(公告)号：CN110774167A
公开(公告)日：2020-02-11
申请号：CN201910682902.0
申请日：2019-07-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种化学机械研磨垫的形成方法，包括提供嵌段共聚物的溶液，其中嵌段共聚物包括第一链段和连接第一链段的第二链段，第二链段与第一链段在组成上不相同。此形成方法还包括对嵌段共聚物的溶液进行处理，以形成具有第一相和嵌入于第一相的第二相的一聚合物网络，其中第一相包括第一链段，第二相包括第二链段。随后自聚合物网络将第二相移除，因而形成一聚合物膜，此聚合物膜包括嵌入于第一相的孔隙网络。之后，形成方法包括结合CMP顶部垫与一CMP子垫而形成一CMP研磨垫，其中CMP顶部垫配置为在化学机械研磨制程期间与一工作件接合。本发明还涉及到一种化学机械研磨方法及其装置。
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公开(公告)号：CN109585278A
公开(公告)日：2019-04-05
申请号：CN201811142966.3
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027
Abstract: 一种用以形成多层式光罩的方法包含在目标结构上形成碳涂(spin-on carbon；SOC)层；化学处理该碳涂层的上部分；在碳涂层上形成牺牲层；在牺牲层上进行化学机械研磨程序，直到抵达碳涂层，其中该碳涂层经化学处理的上部分对该化学机械研磨程序的阻抗高于牺牲层对该化学机械研磨程序的阻抗；在化学机械研磨程序后，于碳涂层上形成图案化光阻层；以及使用图案化光阻层作为光罩，蚀刻目标结构。
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公开(公告)号：CN105304487B
公开(公告)日：2018-05-15
申请号：CN201510278164.5
申请日：2015-05-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/335 , H01L21/28 , H01L29/775
CPC classification number: H01L29/66439 , B82Y10/00 , B82Y40/00 , H01L21/76224 , H01L21/823814 , H01L21/823842 , H01L21/823885 , H01L27/092 , H01L29/0676 , H01L29/413 , H01L29/42376 , H01L29/775
Abstract: 本发明提供了一种垂直全环栅器件系统及其制造方法。提供了用于形成纳米线器件的底部源极/漏极接触区的结构和方法。纳米线形成在衬底上。纳米线相对于衬底基本上垂直延伸，并且纳米线设置在顶部源极/漏极区和底部源极/漏极区之间。第一介电材料形成在底部源极/漏极上。第二介电材料形成在第一介电材料上。执行第一蚀刻工艺，以去除部分第一介电材料和部分第二介电材料，从而暴露部分底部源极/漏极区。执行第二蚀刻工艺，以去除第一介电材料的位于第二介电材料下面的一部分，以进一步地暴露底部源极/漏极区。第一含金属材料形成在暴露的底部源极/漏极区上。执行退火，以形成底部接触区。
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公开(公告)号：CN103943487B
公开(公告)日：2017-03-01
申请号：CN201310150945.7
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/304 , H01L21/306 , H01L21/3105
CPC classification number: H01L29/66666 , H01L29/66795
Abstract: 公开了半导体区的生长中的化学机械抛光。一种方法包括执行第一平坦化步骤以去除半导体区位于隔离区上方的部分。第一平坦化步骤具有第一选择性，第一选择性是半导体区的第一去除速率与隔离区的第二去除速率的比值。在暴露隔离区之后，对隔离区和半导体区位于隔离区之间的一部分执行第二平坦化步骤。第二平坦化步骤具有低于第一选择性的第二选择性，第二选择性是半导体区的该部分的第三去除速率与隔离区的第四去除速率的比值。
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