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公开(公告)号：CN110828370B
公开(公告)日：2024-06-18
申请号：CN201910378795.2
申请日：2019-05-08
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 提供了一种半导体器件，其包括：下布线；层间绝缘膜，位于下布线上方并包括具有第一密度的第一部分和位于第一部分上的第二部分，第一部分和第二部分具有相同的材料，第二部分具有小于第一密度的第二密度；上布线，位于层间绝缘膜的第二部分中；以及通路，至少部分地位于层间绝缘膜的第一部分中，通路连接上布线和下布线。
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公开(公告)号：CN117253855A
公开(公告)日：2023-12-19
申请号：CN202310521771.4
申请日：2023-05-10
Applicant: 三星电子株式会社
IPC: H01L21/8234
Abstract: 一种制造半导体装置的方法可以包括：在鳍型图案上形成源极/漏极图案；在源极/漏极图案上形成蚀刻停止膜和层间绝缘膜；在层间绝缘膜中形成接触孔；沿着接触孔的侧壁和底表面形成牺牲衬垫；在牺牲衬垫存在的同时执行离子注入工艺；去除牺牲衬垫并沿着接触孔的侧壁形成接触衬垫；以及在接触衬垫上形成源极/漏极接触件。离子注入工艺可以包括将杂质注入到源极/漏极图案中。源极/漏极接触件可以连接到源极/漏极图案。
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公开(公告)号：CN109390210B
公开(公告)日：2023-03-17
申请号：CN201810828662.6
申请日：2018-07-25
Applicant: 三星电子株式会社
IPC: H01L21/02 , H01L21/768
Abstract: 本发明概念的实施例提供形成超低介电常数介电层的方法及由所述方法形成的超低介电常数介电层。所述方法可包括：通过供应包含硅、氧、碳及氢的前驱体来形成第一层；对所述第一层执行第一紫外线工艺，以将所述第一层转换成第二层；以及在不同于所述第一紫外线工艺的工艺条件下对所述第二层执行第二紫外线工艺。本发明概念的实施例可提供形成同时具有低介电常数及优异的机械强度的超低介电常数介电层的方法。
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公开(公告)号：CN109786357A
公开(公告)日：2019-05-21
申请号：CN201811292012.0
申请日：2018-10-31
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 提供了一种半导体器件。该半导体器件包括：衬底，包括下布线；第一层间绝缘膜，设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域；蚀刻停止膜，位于所述第一层间绝缘膜上；第二层间绝缘膜，位于所述蚀刻停止膜上；第一上布线，位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中，并且所述第一上布线与所述下布线间隔开；以及通孔，位于所述第一层间绝缘膜的所述第一区域中，并且所述通孔将所述下布线与所述第一上布线相连。
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公开(公告)号：CN107887362A
公开(公告)日：2018-04-06
申请号：CN201710911772.4
申请日：2017-09-29
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L21/764 , H01L21/768
CPC classification number: H01L21/7682 , H01L21/31111 , H01L21/31116 , H01L21/76826 , H01L21/76834 , H01L21/76849 , H01L23/5222 , H01L23/5283 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L23/522 , H01L21/764 , H01L21/768
Abstract: 一种半导体器件包括：在衬底上的第一层间电介质膜；在第一层间电介质膜内在第一方向上分别延伸的第一布线和第二布线，第一布线和第二布线在不同于第一方向的第二方向上彼此相邻；在第一层间电介质膜上的硬掩模图案，硬掩模图案包括开口；以及在第一层间电介质膜内的气隙，气隙在第一方向上包括与开口垂直交叠的第一部分和不与开口交叠的第二部分。
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Patent Agency Ranking
公开(公告)号：CN103151334B
公开(公告)日：2017-05-17
申请号：CN201210524164.5
申请日：2012-12-07
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L21/76877 , C25D3/38 , C25D5/08 , C25D7/123 , C25D17/001 , H01L21/2885 , H01L21/76802 , H01L21/76883 , H01L23/522 , H01L27/04 , H01L27/1052 , H01L27/10882 , H01L27/10894 , H01L27/11526 , H01L27/11548 , H01L27/11573 , H01L27/11575 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了制造半导体器件的方法和由此制造的半导体器件。在所述方法中，可以在单元凹陷区和周边电路区之间形成伪凹陷区。由于伪凹陷区的存在，可以减小伪图案区附近电镀溶液中所含的抑制剂的浓度梯度，以使单元图案区中抑制剂的浓度更均匀，并向单元图案区更有效地供给电流。结果，在单元图案区中能更均匀地形成电镀层，其中没有空隙形成。
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公开(公告)号：CN103985740B
公开(公告)日：2016-10-12
申请号：CN201410032503.7
申请日：2014-01-23
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L23/485
CPC classification number: H01L23/4821 , H01L21/764 , H01L21/7682 , H01L21/76832 , H01L21/76834 , H01L23/28 , H01L23/48 , H01L23/5222 , H01L2924/0002 , H01L2924/00 , H01L2924/0001
Abstract: 本发明公开半导体器件及其制造方法。该半导体器件包括：衬底上的第一导电线；以及覆盖第一导电线的第一成型层。第一导电线在相邻的第一导电线之间具有第一间隙和第二间隙。第一成型层的底表面和第一导电线的位于第一成型层的底表面之下的侧壁共同定义第一间隙。第一成型层的顶表面和第一导电线的位于第一成型层的顶表面之上的侧壁共同定义第二间隙。
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公开(公告)号：CN109976097B
公开(公告)日：2024-06-18
申请号：CN201811612414.4
申请日：2018-12-27
Applicant: 三星电子株式会社
Abstract: 这里提供了一种形成微图案的方法，其包括：在基板上形成蚀刻目标膜；在蚀刻目标膜上形成光敏辅助层，光敏辅助层用亲水基团封端；在光敏辅助层上形成粘合层，粘合层与亲水基团形成共价键；在粘合层上形成疏水的光致抗蚀剂膜；以及图案化光致抗蚀剂膜。
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公开(公告)号：CN108074910B
公开(公告)日：2023-04-25
申请号：CN201711083442.7
申请日：2017-11-07
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528
Abstract: 一种半导体器件包括：在衬底的第一区域上的第一绝缘夹层和在衬底的第二区域上的第二绝缘夹层；多个第一布线结构，在第一绝缘夹层上，第一布线结构彼此间隔开；多个第二布线结构，分别填充第二绝缘夹层上的多个沟槽；绝缘覆盖结构，选择性地在第一布线结构之间的第一绝缘夹层的表面上以及在第一布线结构的每个的侧壁和上表面上，绝缘覆盖结构包括绝缘材料；第三绝缘夹层，在第一布线结构和第二布线结构上；以及空气间隙，在第一布线结构之间在第三绝缘夹层下面。
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公开(公告)号：CN106952892B
公开(公告)日：2022-01-11
申请号：CN201610934242.7
申请日：2016-10-25
Applicant: 三星电子株式会社
IPC: H01L23/532 , H01L21/768
Abstract: 本发明提供了一种半导体器件以及一种制造该半导体器件的方法。所述半导体器件包括层间绝缘膜、具有第一宽度的第一沟槽和具有第二宽度的第二沟槽，第二沟槽包括上部和下部，第二宽度大于第一宽度，第一导线基本上填充第一沟槽并包括第一金属，并且第二导线基本上填充第二沟槽并包括下导线和上导线，下导线基本上填充第二沟槽的下部并包括第一金属，并且上导线基本上填充第二沟槽的上部并包括与第一金属不同的第二金属。
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