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公开(公告)号：CN105575899A
公开(公告)日：2016-05-11
申请号：CN201510565985.7
申请日：2015-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
CPC classification number: H01L21/823437 , H01L21/28035 , H01L21/31053 , H01L21/31116 , H01L21/31144 , H01L21/3115 , H01L21/3212 , H01L21/823431 , H01L21/823481 , H01L29/66 , H01L29/66545
Abstract: 一种形成半导体集成电路(IC)的方法，该半导体IC在不考虑在IC的不同区中具有不同图案密度的情况下具有基本相等的栅极高度，该方法包括：提供在IC的第一区中具有第一图案密度和在IC的第二区中具有第二图案密度的衬底；在衬底之上形成第一多晶硅层，该第一多晶硅层具有不均匀的上表面；在第一多晶硅层之上形成停止层，处理停止层以改变其相对于第一多晶硅层的蚀刻选择性；在停止层之上形成第二多晶硅层；去除第二多晶硅层、停止层和第一多晶硅层的顶部，第一多晶硅层的剩余部分具有平坦的上表面。本发明涉及用于具有不同图案密度的半导体器件的等栅极高度控制方法。
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公开(公告)号：CN103811312A
公开(公告)日：2014-05-21
申请号：CN201310034749.3
申请日：2013-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/308
CPC classification number: H01L22/12 , G03F7/0035 , G03F7/0752 , G03F7/091 , G03F7/095 , G03F7/40 , G03F7/70633 , H01L21/0276 , H01L21/0337 , H01L21/31144 , H01L21/32139 , H01L21/3065
Abstract: 一种形成衬底图案的方法的实施例包括在衬底上形成底层和上覆中间层。光刻胶图案形成在中间层上。在光刻胶图案上沉积蚀刻涂层。将蚀刻涂层和光刻胶图案用作掩膜元件以图案化中间层和底层中的至少一个。将图案化的中间层和图案化的底层中的至少一个用作掩膜元件来蚀刻衬底以形成衬底图案。衬底图案可用作覆盖测量工艺的元件。
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公开(公告)号：CN102468139A
公开(公告)日：2012-05-23
申请号：CN201110073487.2
申请日：2011-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/311 , H01L21/28 , H01L21/8232
CPC classification number: H01L21/32139 , H01L21/0276 , H01L21/28194 , H01L21/31122 , H01L21/31138 , H01L21/823437 , H01L29/495 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/6659 , H01L29/7833
Abstract: 本发明提供一种制造半导体装置的方法。此方法包含在基材上形成可图形化层。此方法包含在可图形化层上形成第一层。此方法包含在第一层上形成第二层。此第二层实质上比第一层薄。此方法包含以光阻材料经由第一蚀刻工艺图形化第二层，来形成图形化的第二层。此方法包含以图形化的第二层经由第二蚀刻工艺图形化第一层，来形成图形化的第一层。在第二蚀刻工艺中，此第一层和第二层有实质上不同的蚀刻速率。此方法包含以图形化的第一层经由第三蚀刻工艺图形化此可图形化层。
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公开(公告)号：CN114927613A
公开(公告)日：2022-08-19
申请号：CN202210396003.6
申请日：2022-04-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例是有关于一种存储单元、具有存储单元的半导体器件及制造存储单元的方法。一种存储单元包括底部电极、存储元件层、第一缓冲层以及顶部电极。存储元件层设置在底部电极之上。第一缓冲层插入在存储元件层与底部电极之间，其中第一缓冲层的热导率小于存储元件层的热导率。顶部电极设置在存储元件层之上，其中存储元件层设置在顶部电极与第一缓冲层之间。
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公开(公告)号：CN114927541A
公开(公告)日：2022-08-19
申请号：CN202110813024.9
申请日：2021-07-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种存储器元件及其形成方法。存储器元件包括：多条位线，沿着第一方向延伸；多条字线，沿着与第一方向不同的第二方向延伸；多个存储柱；及选择器。所述多条字线设置在所述多条位线之上。所述多个存储柱设置在所述多条位线与所述多条字线之间，且分别位于所述多条位线与所述多条字线的多个交叉部位处。选择器设置在所述多个存储柱与所述多条字线之间。选择器从一个存储柱的顶表面延伸到覆盖相邻的存储柱的顶表面。还提供具有所述存储器元件的半导体元件。
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Patent Agency Ranking
公开(公告)号：CN113555501A
公开(公告)日：2021-10-26
申请号：CN202110824255.X
申请日：2021-07-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 一种存储单元包括底部电极、存储元件、间隔件、选择器及顶部电极。存储元件位于底部电极上且包括第一导电层、第二导电层及储存层。第一导电层电连接到底部电极。第二导电层位于第一导电层上，其中第一导电层的宽度小于第二导电层的宽度。储存层位于第一导电层与第二导电层的中间。间隔件位于第二导电层及储存层旁边。选择器设置在间隔件上且电连接到存储元件。顶部电极设置在选择器上。
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公开(公告)号：CN113517393A
公开(公告)日：2021-10-19
申请号：CN202110307279.8
申请日：2021-03-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 方法包括在衬底上方形成介电层，该介电层具有顶面；在介电层中蚀刻开口；在开口内形成底电极，该底电极包括阻挡层；在开口内及在底电极上形成相变材料(PCM)层，其中，PCM层的顶面与介电层的顶面齐平或位于介电层的顶面的下方；以及在PCM层上形成顶电极。本申请的实施例涉及相变存储器件及其形成方法。
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公开(公告)号：CN113471139A
公开(公告)日：2021-10-01
申请号：CN202011296349.6
申请日：2020-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种形成互连结构的方法包含形成通道；形成第一阻障层以至少覆盖通道的顶面与侧壁；形成第一介电层于第一阻障层上；执行第一平坦化制程以去除第一介电层的一部分与第一阻障层的一部分，从而暴露通道顶面；形成第二介电层于第一介电层上，其中第二介电层具有暴露通道顶面的开口；形成阻挡层于通道顶面上；形成第二阻障层于第二介电层上；去除阻挡层以暴露通道顶面以及形成导电特征于开口中，其中导电特征接触通道顶面。
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公开(公告)号：CN113314671A
公开(公告)日：2021-08-27
申请号：CN202110275150.3
申请日：2021-03-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 赵子昂 , 皮特纳·麦可·格列高里 , 陈则安 , 李连忠 , 林毓超
Abstract: 提供了半导体器件及其使用碳纳米管的制造方法。在实施例中，形成纳米管堆叠件，然后利用非破坏性去除工艺来减小该纳米管堆叠件的厚度。然后可以由减小的纳米管堆叠件来形成诸如晶体管的器件。
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公开(公告)号：CN112993011A
公开(公告)日：2021-06-18
申请号：CN202011493051.4
申请日：2020-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/78 , H01L27/088 , H01L21/8234 , H01L21/336 , B82Y40/00
Abstract: 本发明实施例提供一种半导体结构及其形成方法。半导体结构包含位于基底之上的第一全绕式栅极场效晶体管以及相邻于第一全绕式栅极场效晶体管的第一鳍式场效晶体管，第一全绕式栅极场效晶体管包含多个第一纳米结构以及围绕第一纳米结构的第一栅极堆叠。第一鳍式场效晶体管包含第一鳍结构以及位于第一鳍结构之上的第二栅极堆叠。半导体结构还包含栅极切割部件，栅极切割部件插入第一全绕式栅极场效晶体管的第一栅极堆叠与第一鳍式场效晶体管的第二栅极堆叠之间。
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