公开(公告)号：CN111192956B

公开(公告)日：2025-02-25

申请号：CN201911106563.8

申请日：2019-11-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林毓超 ,  涂元添 ,  余绍铭 ,  李东颖

IPC: H10N70/00

Abstract: 一种相变化随机存取记忆体(PCRAM)元件的形成方法包括：在底部电极上形成相变化元件并且在该相变化元件上形成顶部电极；在该相变化元件周围形成保护层；以及在形成该保护层之后，在该保护层周围形成含氮侧壁间隔物层。

公开(公告)号：CN114664879A

公开(公告)日：2022-06-24

申请号：CN202111127724.9

申请日：2021-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李乾铭 ,  宋明远 ,  黄彦霖 ,  林世杰 ,  李东颖 ,  鲍新宇

IPC: H01L27/22

Abstract: 提供一种存储器件及其形成方法。存储器件包括：选择器；磁性隧道结(MTJ)结构，设置在选择器上；自旋轨道扭矩(SOT)层，设置在选择器与MTJ结构之间，其中SOT层具有与选择器的侧壁对准的侧壁；晶体管，其中晶体管具有电耦合到MTJ结构的漏极；字线，电耦合到晶体管的栅极；位线，电耦合到SOT层；第一源极线，电耦合到晶体管的源极；以及第二源极线，电耦合到选择器，其中晶体管被配置成控制在位线与第二源极线之间流动的写入信号，且控制在位线与第一源极线之间流动的读取信号。

公开(公告)号：CN110957275B

公开(公告)日：2022-05-27

申请号：CN201910917170.9

申请日：2019-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  张开泰 ,  萧孟轩

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本揭露描述的实施方式描述由个别形成的纳米线半导体带的堆叠形成栅极全环(“GAA”)元件的技术，即集成电路及其制造方法。个别形成的纳米线半导体带未各别栅极全环元件量身订做。形成沟渠于磊晶层的第一堆叠中，以定义出形成磊晶层的第二堆叠的空间。将沟渠底部修改成在形状或结晶晶面取向上具有确定或已知参数。利用沟渠底部的已知参数选择适合制程来以相对平坦基底面的方式填充沟渠底部。

公开(公告)号：CN108122846B

公开(公告)日：2021-10-08

申请号：CN201710403081.3

申请日：2017-06-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  叶致锴 ,  李宗霖 ,  杨育佳 ,  萧孟轩

IPC: H01L21/8234 ,  H01L27/088

Abstract: 在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成牺牲层。在牺牲层上方形成掩模图案。通过使用掩模图案作为蚀刻掩模图案化牺牲层和源极/漏极结构，从而形成邻近于图案化的牺牲层和图案化的源极/漏极结构的开口。在开口中形成介电层。在形成介电层之后，去除图案化的牺牲层以在图案化的源极/漏极结构上方形成接触开口。在接触开口中形成导电层。本发明的实施例还涉及包括鳍式场效应晶体管(FinFET)的半导体器件。

公开(公告)号：CN113113445A

公开(公告)日：2021-07-13

申请号：CN202110279794.X

申请日：2021-03-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  余绍铭 ,  林毓超

IPC: H01L27/24 ,  H01L45/00

Abstract: 在实施例中，器件包含：位于衬底上方的第一金属化层，该衬底包含有源器件；位于第一金属化层上方的第一位线，该第一位线连接至第一金属化层的第一互连件，该第一位线沿第一方向延伸，该第一方向与有源器件的栅极平行；位于第一位线上方的第一相变随机存取存储器(PCRAM)单元；位于第一PCRAM单元上方的字线，该字线沿第二方向延伸，该第二方向与有源器件的栅极垂直；以及位于该字线上方的第二金属化层，该字线连接至该第二金属化层的第二互连件。本申请的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN112750704A

公开(公告)日：2021-05-04

申请号：CN202011187912.6

申请日：2020-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  张开泰

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/08 ,  H01L29/78

Abstract: 本公开提供一种半导体装置结构的形成方法。方法包括提供基板、第一纳米结构与第二纳米结构。方法包括形成隔离层于基底上。方法包括形成栅极介电层于第一纳米结构、第二纳米结构、鳍状物与隔离层上。方法包括形成栅极层于第一部分上。方法包括形成间隔物层。方法包括移除栅极介电层的第二部分与隔离层的第一上侧部分，以形成空间于鳍状物与间隔物层之间。方法包括形成源极/漏极结构于空间之中以及第一纳米结构与第二纳米结构之上。

公开(公告)号：CN108231888B

公开(公告)日：2020-12-22

申请号：CN201710906480.1

申请日：2017-09-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧孟轩 ,  杨育佳 ,  李东颖 ,  叶致锴

IPC: H01L29/78 ,  H01L21/8234 ,  H01L21/336

Abstract: 在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。图案化第一牺牲层，从而形成开口。在开口的底部中的隔离绝缘层上和图案化的第一牺牲层的至少侧面上形成第一衬垫层。在形成第一衬垫层之后，在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层，从而在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。

公开(公告)号：CN107527801B

公开(公告)日：2020-05-15

申请号：CN201710456366.3

申请日：2017-06-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  叶致锴 ,  叶震亚 ,  邱远鸿 ,  刘继文 ,  杨育佳

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/417 ,  H01L29/78

Abstract: 本发明的实施例公开了一种半导体器件以及形成半导体器件的方法。牺牲薄膜用于图案化对半导体结构的接触件，例如对晶体管的源极/漏极区的接触件。接触件可以包括沿平行于栅电极的轴线的锥形轮廓，以使在接触件远离源极/漏极区延伸时接触件的最外侧宽度减小。

公开(公告)号：CN110581171A

公开(公告)日：2019-12-17

申请号：CN201910146340.8

申请日：2019-02-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧孟轩 ,  云惟胜 ,  陈维宁 ,  李东颖 ,  叶凌彦

IPC: H01L29/775 ,  H01L29/423 ,  H01L21/335 ,  H01L29/786 ,  H01L21/336 ,  B82Y10/00

Abstract: 本发明实施例涉及全包覆式栅极结构及其制造方法。本揭露提供全包覆式栅极结构，其包含：半导体鳍片，其具有顶表面；第一纳米线，其在所述顶表面上方；第一空间，其在所述顶表面与所述第一纳米线之间；第N纳米线及第N+1纳米线，其在所述第一纳米线上方；及第二空间，其在所述第N纳米线与所述第N+1纳米线之间。所述第一空间大于所述第二空间。本揭露还提供一种用于制造本文中所描述的所述全包覆式栅极结构的方法。

公开(公告)号：CN104051527B

公开(公告)日：2017-11-24

申请号：CN201310245332.1

申请日：2013-06-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  黄玉莲

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/0214 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/02282 ,  H01L21/31051 ,  H01L29/401 ,  H01L29/4983 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66795

Abstract: 本发明提供了一种半导体器件结构及其形成方法。一个实施例是一种半导体器件，该半导体器件包括位于半导体衬底上方的第一栅极结构；位于半导体衬底和第一栅极结构上方的第一蚀刻停止层（ESL），第一ESL具有曲顶面；以及位于第一ESL上的第一层间电介质（ILD），第一ILD具有曲顶面。该半导体器件还包括位于第一ILD上的第二ESL，第二ESL具有曲顶面；以及位于第二ESL上的第二ILD。