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公开(公告)号：CN109728093B
公开(公告)日：2023-05-16
申请号：CN201810731334.4
申请日：2018-07-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例涉及一种半导体结构，其包括第一晶体管和第二晶体管。所述第一晶体管包括半导体衬底，其具有顶面和所述顶面处的掺杂有第一导电性掺杂剂的第一抗穿通区域。所述第一晶体管进一步包括位于所述半导体衬底的所述顶面上方第一距离处的第一沟道。所述第二晶体管包括所述半导体衬底的所述顶面处的掺杂有第二导电性掺杂剂的第二抗穿通区域。所述第二晶体管进一步包括位于所述半导体衬底的所述顶面上方第二距离处的第二沟道，所述第二距离大于所述第一距离。本发明实施例还涉及一种用于制造本文中所描述的半导体结构的方法。
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公开(公告)号：CN110649023A
公开(公告)日：2020-01-03
申请号：CN201910563723.5
申请日：2019-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/10 , H01L29/423 , H01L21/8238
Abstract: 本揭示是关于一种集成电路。所揭示的技术在沟槽内局部地形成磊晶层，此沟槽具有在沟槽的侧壁中堆叠的角形凹陷。控制凹陷大小以控制在沟槽内形成的磊晶层的厚度。凹陷由覆盖层覆盖并且从最底部凹陷开始相继地逐个暴露出。磊晶层在沟槽内逐个形成，磊晶层的晶面边缘部分对准到相应凹陷中，此凹陷是为了磊晶层而相继地暴露的凹陷。
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公开(公告)号：CN113782531A
公开(公告)日：2021-12-10
申请号：CN202111074018.2
申请日：2017-06-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本申请的实施例涉及包括FinFET的半导体器件，包括：第一FinFET，包括沿第一方向延伸的第一鳍结构和第一源/漏外延结构；第二FinFET，包括沿第一方向延伸的第二鳍结构和第二源/漏外延结构；第一介电层，分隔第一和第二源/漏外延结构；以及第一源/漏接触件，接触第一源/漏外延结构，其中：第一FinFET仅包括一个鳍结构，第一源/漏外延结构在沿着与第一方向垂直的第二方向的截面中相对于第一鳍结构是不对称的，第一源/漏接触件接触第一源/漏外延结构的顶面和一个侧面并且接触隔离绝缘层，以及第二介电层与第一源/漏外延结构的另一侧面接触。
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公开(公告)号：CN108122772B
公开(公告)日：2020-07-17
申请号：CN201710906158.9
申请日：2017-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/786
Abstract: 在形成FinFET的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。使第一牺牲层凹进，使得在隔离绝缘层上形成第一牺牲层的剩余层并且暴露源极/漏极结构的上部。在剩余层和暴露的源极/漏极结构上形成第二牺牲层。图案化第二牺牲层和剩余层，从而形成开口。在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层和图案化的第二牺牲层以在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。本发明实施例涉及制造半导体器件的方法和半导体器件。
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公开(公告)号：CN109860170A
公开(公告)日：2019-06-07
申请号：CN201811295405.7
申请日：2018-11-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06 , H01L21/822
Abstract: 集成半导体装置包含第一半导体装置、层间介电层以及第二半导体装置。第一半导体装置具有第一晶体管结构。层间介电层是在第一半导体装置上。层间介电层的厚度实质为10nm至100nm。第二半导体装置是在层间介电层上且具有作为第二晶体管结构的通道层的二维材料层。
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Patent Agency Ranking
公开(公告)号：CN109326510A
公开(公告)日：2019-02-12
申请号：CN201711268389.8
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L29/78 , H01L21/336
Abstract: 一种半导体装置及其形成方法。半导体装置包括场效晶体管(FET)。场效晶体管包括通道区域及相邻通道区域的源极/漏极区域。场效晶体管亦包括设置在通道区域上方的栅极电极。场效晶体管为n型场效晶体管且通道区域是由Si制成。源极/漏极区域包括含有Si1-x-yM1xM2y的磊晶层，其中M1为Ge及Sn中的一者或多者，M2为P及As中的一者或多者，并且0.01≤x≤0.1。
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公开(公告)号：CN110957275B
公开(公告)日：2022-05-27
申请号：CN201910917170.9
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本揭露描述的实施方式描述由个别形成的纳米线半导体带的堆叠形成栅极全环(“GAA”)元件的技术，即集成电路及其制造方法。个别形成的纳米线半导体带未各别栅极全环元件量身订做。形成沟渠于磊晶层的第一堆叠中，以定义出形成磊晶层的第二堆叠的空间。将沟渠底部修改成在形状或结晶晶面取向上具有确定或已知参数。利用沟渠底部的已知参数选择适合制程来以相对平坦基底面的方式填充沟渠底部。
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公开(公告)号：CN108122846B
公开(公告)日：2021-10-08
申请号：CN201710403081.3
申请日：2017-06-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成牺牲层。在牺牲层上方形成掩模图案。通过使用掩模图案作为蚀刻掩模图案化牺牲层和源极/漏极结构，从而形成邻近于图案化的牺牲层和图案化的源极/漏极结构的开口。在开口中形成介电层。在形成介电层之后，去除图案化的牺牲层以在图案化的源极/漏极结构上方形成接触开口。在接触开口中形成导电层。本发明的实施例还涉及包括鳍式场效应晶体管(FinFET)的半导体器件。
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公开(公告)号：CN109326510B
公开(公告)日：2021-03-23
申请号：CN201711268389.8
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L29/78 , H01L21/336
Abstract: 一种半导体装置及其形成方法。半导体装置包括场效晶体管(FET)。场效晶体管包括通道区域及相邻通道区域的源极/漏极区域。场效晶体管亦包括设置在通道区域上方的栅极电极。场效晶体管为n型场效晶体管且通道区域是由Si制成。源极/漏极区域包括含有Si1‑x‑yM1xM2y的磊晶层，其中M1为Ge及Sn中的一者或多者，M2为P及As中的一者或多者，并且0.01≤x≤0.1。
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公开(公告)号：CN108231888B
公开(公告)日：2020-12-22
申请号：CN201710906480.1
申请日：2017-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/8234 , H01L21/336
Abstract: 在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。图案化第一牺牲层，从而形成开口。在开口的底部中的隔离绝缘层上和图案化的第一牺牲层的至少侧面上形成第一衬垫层。在形成第一衬垫层之后，在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层，从而在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。
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