公开(公告)号：CN113053740B

公开(公告)日：2025-02-07

申请号：CN202110194410.4

申请日：2021-02-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周君易 ,  郑柏贤 ,  陈则安 ,  陈敏璋

IPC: H10D64/01 ,  H01L21/768 ,  H01L23/538 ,  H10D84/03 ,  H10D84/83 ,  H10D62/10 ,  H10D64/27

Abstract: 一种制造半导体器件的方法包括在晶圆上方形成伪栅极结构。栅极间隔件形成在伪栅极结构的任意一侧上。去除伪栅极结构以在栅极间隔件之间形成栅极沟槽。栅极介电层形成在栅极沟槽中。在该栅极介电层上方形成栅电极。形成栅极介电层包括向晶圆施加第一偏压。在接通第一偏压的情况下，第一前体被馈送到晶圆。第一偏压关闭。在关闭第一偏压之后，第二前体被馈送到晶圆。根据本申请的其他实施例，还提供了半导体器件。

公开(公告)号：CN113178390B

公开(公告)日：2024-05-07

申请号：CN202110348508.0

申请日：2021-03-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  陈则安 ,  王梓仲 ,  陈敏璋 ,  殷瑀彤 ,  杨孟谦

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 一种制造半导体器件的方法包括在衬底上方形成鳍结构，该鳍结构包括交替堆叠的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构的任一侧上形成间隔件。去除牺牲栅极结构以在间隔件之间形成沟槽。从沟槽去除第一半导体层，而留下悬置于沟槽中的第二半导体层。在沟槽中的间隔件的侧壁上形成自组装单层。分别环绕悬置的第二半导体层形成界面层。在界面层上以比在自组装单层上更快的沉积速率沉积高k介电层。在高k介电层上方形成金属栅极结构。本发明的实施例还涉及半导体器件。

公开(公告)号：CN113380628B

公开(公告)日：2024-03-08

申请号：CN202110101700.X

申请日：2021-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪以则 ,  郑兆钦 ,  陈则安 ,  江宏礼 ,  陈自强 ,  李连忠

IPC: H01L21/34 ,  H01L29/16 ,  H01L29/24 ,  H01L29/78 ,  H10K10/46 ,  H10K85/20 ,  H10K71/00

公开(公告)号：CN113380628A

公开(公告)日：2021-09-10

申请号：CN202110101700.X

申请日：2021-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪以则 ,  郑兆钦 ,  陈则安 ,  江宏礼 ,  陈自强 ,  李连忠

IPC: H01L21/34 ,  H01L29/16 ,  H01L29/24 ,  H01L29/78 ,  H01L51/05 ,  H01L51/30 ,  H01L51/40

Abstract: 一种方法，包括在衬底上方形成凸出的介电鳍；沿介电鳍的第一侧壁在该介电鳍的上表面形成沟道层，沟道层包括低维材料；在沟道层上方形成栅极结构；在栅极材料的相对侧形成金属源极/漏极区；在沟道层上方形成沟道增强层；以及在栅极结构、金属源极/漏极区及沟道增强层上方形成钝化层。本申请的实施例提供一种鳍式场效应晶体管器件及其形成方法。

公开(公告)号：CN111834460A

公开(公告)日：2020-10-27

申请号：CN202010294799.5

申请日：2020-04-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈则安 ,  李连忠 ,  张文豪 ,  曾建智

IPC: H01L29/78 ,  H01L29/06 ,  H01L27/092

Abstract: 一种半导体元件，包含基板、通道层、绝缘层、源极/漏极触点、栅极介电层，及栅电极。通道层位于基板上方且包含二维(two dimensional；2D)材料。绝缘层在通道层上。源极/漏极触点位于通道层上方。栅极介电层位于绝缘层及通道层上方。栅电极位于栅极介电层上方且在源极/漏极触点之间。

公开(公告)号：CN113380629B

公开(公告)日：2025-03-04

申请号：CN202110185433.9

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈则安 ,  李连忠

IPC: H10D30/01 ,  H10D30/60 ,  H10D62/17 ,  H10D62/82

Abstract: 本发明描述了方法，该方法包含在第一衬底上形成第一二维(2D)层并将第二2D层附接至载体膜上。该方法还包含将第二2D层接合至第一2D层，以形成包含第一2D层和第二2D层的异质结。该方法还包含将异质结的第一2D层与第一衬底分离，并将异质结附接至第二衬底。该方法还包含将载体膜从第二2D层去除。本申请的一些实施例还涉及形成半导体器件的方法。

公开(公告)号：CN113380629A

公开(公告)日：2021-09-10

申请号：CN202110185433.9

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈则安 ,  李连忠

IPC: H01L21/34 ,  H01L29/78 ,  H01L29/10 ,  H01L29/267

Abstract: 本发明描述了方法，该方法包含在第一衬底上形成第一二维(2D)层并将第二2D层附接至载体膜上。该方法还包含将第二2D层接合至第一2D层，以形成包含第一2D层和第二2D层的异质结。该方法还包含将异质结的第一2D层与第一衬底分离，并将异质结附接至第二衬底。该方法还包含将载体膜从第二2D层去除。本申请的一些实施例还涉及形成半导体器件的方法。

公开(公告)号：CN113314671A

公开(公告)日：2021-08-27

申请号：CN202110275150.3

申请日：2021-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赵子昂 ,  皮特纳·麦可·格列高里 ,  陈则安 ,  李连忠 ,  林毓超

IPC: H01L51/40 ,  H01L51/30 ,  H01L51/05 ,  B01D61/00

Abstract: 提供了半导体器件及其使用碳纳米管的制造方法。在实施例中，形成纳米管堆叠件，然后利用非破坏性去除工艺来减小该纳米管堆叠件的厚度。然后可以由减小的纳米管堆叠件来形成诸如晶体管的器件。

公开(公告)号：CN111986999A

公开(公告)日：2020-11-24

申请号：CN202010199511.6

申请日：2020-03-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈则安 ,  褚志彪 ,  李连忠 ,  张文豪 ,  曾建智 ,  温诏凯

IPC: H01L21/34 ,  H01L29/78 ,  H01L29/24

Abstract: 本发明的实施例涉及形成半导体器件的方法，包括在第一衬底上方沉积铜层，对铜层进行退火，在铜层上沉积六方氮化硼(hBN)膜，以及从铜层去除hBN膜。可以将hBN膜转移至第二衬底。

公开(公告)号：CN113314671B

公开(公告)日：2025-01-17

申请号：CN202110275150.3

申请日：2021-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赵子昂 ,  皮特纳·麦可·格列高里 ,  陈则安 ,  李连忠 ,  林毓超

IPC: H10K71/00 ,  H10K85/20 ,  H10K10/46 ,  B01D61/00

Abstract: 提供了半导体器件及其使用碳纳米管的制造方法。在实施例中，形成纳米管堆叠件，然后利用非破坏性去除工艺来减小该纳米管堆叠件的厚度。然后可以由减小的纳米管堆叠件来形成诸如晶体管的器件。