公开(公告)号：CN113178390A

公开(公告)日：2021-07-27

申请号：CN202110348508.0

申请日：2021-03-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  陈则安 ,  王梓仲 ,  陈敏璋 ,  殷瑀彤 ,  杨孟谦

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 一种制造半导体器件的方法包括在衬底上方形成鳍结构，该鳍结构包括交替堆叠的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构的任一侧上形成间隔件。去除牺牲栅极结构以在间隔件之间形成沟槽。从沟槽去除第一半导体层，而留下悬置于沟槽中的第二半导体层。在沟槽中的间隔件的侧壁上形成自组装单层。分别环绕悬置的第二半导体层形成界面层。在界面层上以比在自组装单层上更快的沉积速率沉积高k介电层。在高k介电层上方形成金属栅极结构。本发明的实施例还涉及半导体器件。

公开(公告)号：CN113178390B

公开(公告)日：2024-05-07

申请号：CN202110348508.0

申请日：2021-03-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李东颖 ,  陈则安 ,  王梓仲 ,  陈敏璋 ,  殷瑀彤 ,  杨孟谦

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 一种制造半导体器件的方法包括在衬底上方形成鳍结构，该鳍结构包括交替堆叠的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构的任一侧上形成间隔件。去除牺牲栅极结构以在间隔件之间形成沟槽。从沟槽去除第一半导体层，而留下悬置于沟槽中的第二半导体层。在沟槽中的间隔件的侧壁上形成自组装单层。分别环绕悬置的第二半导体层形成界面层。在界面层上以比在自组装单层上更快的沉积速率沉积高k介电层。在高k介电层上方形成金属栅极结构。本发明的实施例还涉及半导体器件。