公开(公告)号：CN103165582A

公开(公告)日：2013-06-19

申请号：CN201210206166.X

申请日：2012-06-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑东旭 ,  蔡明和 ,  黃志仲 ,  陈咏翔 ,  陈俊宏

IPC: H01L23/544 ,  G03F9/00

CPC classification number: H01L22/12 ,  G03F7/70633

Abstract: 本公开内容提供了集成电路结构，集成电路结构包括：半导体衬底，具有第一区域和第二区域，第二区域的面积小于大约10微米×10微米；第一材料层，位于半导体衬底的上方，并被图案化以在第一区域中具有第一电路部件以及在第二区域中具有第一标记；以及第二材料层，位于第一材料层的上方，并被图案化以在第一区域中具有第二电路部件以及在第二区域中具有第二标记。第一标记包括在第一方向上定向的第一标记部件和在垂直于第一方向的第二方向上定向的第二标记部件。第二标记包括在第一方向上定向的第三标记部件和在第二方向上定向的第四标记部件。本发明还提供了用于电子束芯片中重叠标记的结构和方法。

公开(公告)号：CN102468180A

公开(公告)日：2012-05-23

申请号：CN201110241601.8

申请日：2011-08-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何建志 ,  赵治平 ,  曾华洲 ,  陈俊宏 ,  苏嘉祎 ,  亚历克斯·卡尔尼茨基 ,  郑价言 ,  庄学理

IPC: H01L21/336 ,  H01L21/8238 ,  H01L21/768 ,  H01L29/78 ,  H01L27/092

CPC classification number: H01L23/481 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76895 ,  H01L21/823425 ,  H01L21/823475 ,  H01L21/823842 ,  H01L21/823871 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: 一种形成集成电路结构的方法，包括：在层间电介质(ILD)中提供栅极带。栅极带包括高k栅极电介质上方的金属栅电极。电传导结构形成在栅极带上方，且导电带形成在电传导结构上方。导电带的宽度比栅极带的宽度大。接触插塞形成在导电带上方，并被附加ILD层围绕。

公开(公告)号：CN102347360A

公开(公告)日：2012-02-08

申请号：CN201010569674.5

申请日：2010-11-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈俊宏 ,  张立伟 ,  朱鸣 ,  杨宝如 ,  庄学理

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/513 ,  H01L29/495

Abstract: 本发明公开了半导体装置及其制造方法，该半导体装置为一种栅极偏移结构的半导体装置，其包含一基底与形成于上述基底的一隔离构造。一有源区是形成于上述基底并实质上邻接上述隔离构造，一界面层是形成于上述基底上及上述隔离构造与上述有源区的上方，一多晶硅层是形成于上述界面层上及上述隔离构造与上述有源区的上方，一沟槽是形成于上述隔离构造上方的上述多晶硅层中，上述沟槽延伸至上述界面层，一填充层是沿着上述沟槽的轮廓形成，而一金属栅极是形成于上述沟槽中。本发明是在未明显增加装置的制造成本的情况下，可抵御高电压，并可提供优于传统装置的性能。

公开(公告)号：CN100539077C

公开(公告)日：2009-09-09

申请号：CN200610145740.X

申请日：2006-11-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 俞正明 ,  赵治平 ,  张智胜 ,  陈俊宏

IPC: H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/823814 ,  H01L21/823807 ,  H01L29/66659 ,  H01L29/7835

Abstract: 本发明提供一种半导体结构的形成方法，特别涉及一种去耦合浅掺杂源/漏极区和袋状注入区的形成方法。上述方法包括：提供一半导体晶片，其包含多个有源区。于上述有源区中形成多个栅极结构。利用一N-浅掺杂源/漏极掩模，形成多个N-浅掺杂源/漏极区于上述半导体晶片上。利用一N-袋状注入掩模，形成多个N-袋状注入区于上述半导体晶片上。利用一P-浅掺杂源/漏极掩模，形成多个P-浅掺杂源/漏极区于上述半导体晶片上；以及利用一P-袋状注入掩模，形成多个P-袋状注入区于上述半导体晶片上。本发明所提供的半导体结构的形成方法及电阻，可以降低模拟MOS元件之间的失配，并提升其本征增益。

公开(公告)号：CN101447462A

公开(公告)日：2009-06-03

申请号：CN200810179055.8

申请日：2008-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯上勇 ,  陈俊宏 ,  蔡佳伦 ,  牛保刚 ,  郑心圃

IPC: H01L23/00

CPC classification number: H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体装置，包含一第一电路、一第一封环以及至少一第一缺口。第一封环环绕第一电路。第一缺口切开第一封环，且此第一缺口包含一内开口、一外开口以及一连接沟。其中，内开口位于第一封环内侧。外开口位于第一封环外侧，且此外开口与内开口并未对齐。连接沟连接内开口与外开口。

公开(公告)号：CN101320681A

公开(公告)日：2008-12-10

申请号：CN200710165144.2

申请日：2007-10-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴俊杰 ,  黄崎峰 ,  陈俊宏 ,  赵治平 ,  陈冠中

IPC: H01L21/02 ,  H01L21/336 ,  H01L21/82 ,  H01L21/822 ,  H01L21/8242 ,  H01L21/84

CPC classification number: H01L27/0629 ,  H01L29/7833

Abstract: 本发明涉及一种电容器及半导体结构的制造方法，该电容器制造方法包括下述步骤：首先在基材上形成一介电层；再在该介电层上形成一导电层；在形成该介电层之后，注入掺杂质以穿过该介电层和导电层中的至少一个，以在介电层下方形成一导电区，其中该导电层为电容器的上方电极，而导电区则为电容器的底部电极。

公开(公告)号：CN1741255A

公开(公告)日：2006-03-01

申请号：CN200510088730.2

申请日：2005-07-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭双能 ,  陈俊宏 ,  黄循康 ,  方文良

IPC: H01L21/3213 ,  H01L21/311

CPC classification number: H01L21/02074

Abstract: 本发明提供一种移除金属氧化物的方法，包括于一基底上形成一介电层，于此介电层中形成一金属接触，而此金属接触是具有一金属氧化物位于其上方，以及借使用温度高于约10℃的水或温度高于约15℃的化学品以增进金属氧化物的溶解度。

公开(公告)号：CN110729198B

公开(公告)日：2023-07-18

申请号：CN201910639113.9

申请日：2019-07-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡明和 ,  陈俊宏 ,  刘俊成 ,  徐玉女 ,  陈鹏任 ,  郑文豪 ,  蔡启铭

IPC: H01L21/48 ,  H01L23/498

Abstract: 本发明实施例涉及半导体装置制造方法及相关半导体裸片。本发明实施例涉及一种半导体装置制造方法，其包含：通过根据与各形成位点相关的环境密度调整形成因数来使多个导电凸块同时分别形成于多个形成位点上；其中所述多个导电凸块包含小于一值的凸块间高度均匀性，且所述环境密度由预定范围内各形成位点周围的相邻形成位点的数目确定。

公开(公告)号：CN115995452A

公开(公告)日：2023-04-21

申请号：CN202111210802.1

申请日：2021-10-18

Applicant: 创意电子股份有限公司 ,  台湾积体电路制造股份有限公司

Inventor： 张育儒 ,  陈佳良 ,  陈俊宏

IPC: H01L23/538

Abstract: 本发明提供一种中介层，包括重布线结构、多个第一导电端子以及多个第二导电端子。多个第一导电端子设置于第一表面上。多个第一导电端子于重布线结构上的正投影面积皆位于电路范围轮廓内。相邻第一导电端子之间具有第一间距。多个第二导电端子设置于第二表面上。多个第二导电端子的第一部分于重布线结构上的正投影面积位于电路范围轮廓内，多个第二导电端子的第二部分于重布线结构上的正投影面积位于电路范围轮廓外。多个第一导电端子与多个第二导电端子电性连接。相邻第二导电端子之间具有第二间距。第二间距大于第一间距。另提供一种半导体封装。

公开(公告)号：CN111113255B

公开(公告)日：2022-05-10

申请号：CN201910933035.3

申请日：2019-09-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈俊宏 ,  王生城 ,  蔡振华 ,  庄金维 ,  蔡育奇 ,  陈柏安

IPC: B24B37/005 ,  B24B37/015 ,  B24B53/017 ,  B24B57/02

Abstract: 一种用于预测半导体处理设备的一个或多个机械组件的不规律运动的系统及方法。一种机械运动不规律性预测系统包括一个或多个运动传感器，所述一个或多个运动传感器感测与半导体处理设备的至少一个机械组件相关联的运动相关参数。所述一个或多个运动传感器基于所感测到的运动相关参数输出感测信号。缺陷预测电路系统基于感测信号预测所述至少一个机械组件的不规律运动。