公开(公告)号：CN118486685A

公开(公告)日：2024-08-13

申请号：CN202311862926.7

申请日：2023-12-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张凯钧 ,  谢协宏 ,  叶子祯 ,  徐庆钟 ,  张家龙 ,  曾华洲

IPC: H01L23/64 ,  H01L23/58 ,  H01L23/488 ,  H01L21/50 ,  H01L21/60

Abstract: 本发明的实施例提供了一种半导体结构，包括具有在电路上方形成的重分布层(RDL)的电路。重分布层包括多个金属层。电感器形成在最上面的金属层中，并且电路直接位于电感器下方。凸块下金属化(UBM)层形成在最上面的金属层上和导电连接件形成在UBM层上。本发明的实施例还提供了一种半导体结构的形成方法。

公开(公告)号：CN107437559A

公开(公告)日：2017-12-05

申请号：CN201710333810.2

申请日：2017-05-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖显原 ,  何建志 ,  林纪贤 ,  曾华洲 ,  陈和祥 ,  刘如淦 ,  叶子祯 ,  吕盈达

IPC: H01L29/08 ,  H01L29/78

CPC classification number: H01L29/7835 ,  H01L21/28035 ,  H01L21/28132 ,  H01L21/32133 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/4916 ,  H01L29/6656 ,  H01L29/66659 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/78

Abstract: 本发明实施例涉及一种半导体结构及用于形成半导体结构的方法。有源半导体区域安置于衬底中。栅极形成于所述衬底上方。晶体管的源极区域及漏极区域形成于所述有源半导体区域中在所述栅极的对置侧上。所述漏极区域具有第一宽度，且所述源极区域具有不等于所述第一宽度的第二宽度。

公开(公告)号：CN102468180A

公开(公告)日：2012-05-23

申请号：CN201110241601.8

申请日：2011-08-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何建志 ,  赵治平 ,  曾华洲 ,  陈俊宏 ,  苏嘉祎 ,  亚历克斯·卡尔尼茨基 ,  郑价言 ,  庄学理

IPC: H01L21/336 ,  H01L21/8238 ,  H01L21/768 ,  H01L29/78 ,  H01L27/092

CPC classification number: H01L23/481 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76895 ,  H01L21/823425 ,  H01L21/823475 ,  H01L21/823842 ,  H01L21/823871 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: 一种形成集成电路结构的方法，包括：在层间电介质(ILD)中提供栅极带。栅极带包括高k栅极电介质上方的金属栅电极。电传导结构形成在栅极带上方，且导电带形成在电传导结构上方。导电带的宽度比栅极带的宽度大。接触插塞形成在导电带上方，并被附加ILD层围绕。

公开(公告)号：CN102299054A

公开(公告)日：2011-12-28

申请号：CN201010578005.4

申请日：2010-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张立文 ,  叶德强 ,  喻中一 ,  匡训冲 ,  曾华洲 ,  赵治平 ,  刘铭棋 ,  曾元泰

IPC: H01L21/02

CPC classification number: H01L28/20 ,  H01L28/24

Abstract: 本发明公开了制造集成电路器件(如薄膜电阻器)的方法。示例性方法包括提供半导体基板；在所述半导体基板的上方形成电阻层；在所述电阻层的上方形成硬掩膜层，其中所述硬掩膜层包括处于所述电阻层上方的阻挡层以及处于所述阻挡层上方的介电层；以及在所述硬掩膜层中形成开口以暴露所述电阻层的一部分。

公开(公告)号：CN106887402A

公开(公告)日：2017-06-23

申请号：CN201611084056.5

申请日：2011-08-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何建志 ,  赵治平 ,  曾华洲 ,  陈俊宏 ,  苏嘉祎 ,  亚历克斯·卡尔尼茨基 ,  郑价言 ,  庄学理

IPC: H01L21/768 ,  H01L21/8238 ,  H01L21/8234 ,  H01L29/51 ,  H01L21/336

CPC classification number: H01L23/481 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76895 ,  H01L21/823425 ,  H01L21/823475 ,  H01L21/823842 ,  H01L21/823871 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: 一种形成集成电路结构的方法，包括：在层间电介质(ILD)中提供栅极带。栅极带包括高k栅极电介质上方的金属栅电极。电传导结构形成在栅极带上方，且导电带形成在电传导结构上方。导电带的宽度比栅极带的宽度大。接触插塞形成在导电带上方，并被附加ILD层围绕。

公开(公告)号：CN102347329B

公开(公告)日：2014-12-17

申请号：CN201010559549.6

申请日：2010-11-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶德强 ,  张立文 ,  曾华洲 ,  赵治平

IPC: H01L27/082 ,  H01L21/8228 ,  H01L21/20

CPC classification number: H01L21/8249 ,  H01L21/8228 ,  H01L27/0623 ,  H01L27/0826

Abstract: 本发明提供一种半导体元件及其制法，在该半导体元件中第一晶体管与第二晶体管形成于相同基板上。第一晶体管包括第一集极、第一基极及第一射极，其中第一集极包括第一掺杂阱位于基板中，第一基极包括第一掺杂层位于基板上并且位于第一掺杂阱上，以及第一射极包括掺杂成分位于第一掺杂层的一部分之上。第二晶体管包括第二集极、第二基极及第二射极，其中第二集极包括基板掺杂部分，第二基极包括第二掺杂阱位于基板中并且位于基板掺杂部分上，以及第二射极包括第二掺杂层位于基板上并且位于第二掺杂阱上。

公开(公告)号：CN102347329A

公开(公告)日：2012-02-08

申请号：CN201010559549.6

申请日：2010-11-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶德强 ,  张立文 ,  曾华洲 ,  赵治平

IPC: H01L27/082 ,  H01L21/8228 ,  H01L21/20

CPC classification number: H01L21/8249 ,  H01L21/8228 ,  H01L27/0623 ,  H01L27/0826

Abstract: 本发明提供一种半导体元件及其制法，在该半导体元件中第一晶体管与第二晶体管形成于相同基板上。第一晶体管包括第一集极、第一基极及第一射极，其中第一集极包括第一掺杂阱位于基板中，第一基极包括第一掺杂层位于基板上并且位于第一掺杂阱上，以及第一射极包括掺杂成分位于第一掺杂层的一部分之上。第二晶体管包括第二集极、第二基极及第二射极，其中第二集极包括基板掺杂部分，第二基极包括第二掺杂阱位于基板中并且位于基板掺杂部分上，以及第二射极包括第二掺杂层位于基板上并且位于第二掺杂阱上。

公开(公告)号：CN102468328A

公开(公告)日：2012-05-23

申请号：CN201110324281.2

申请日：2011-10-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张家龙 ,  赵治平 ,  陈俊宏 ,  曾华洲 ,  郑价言 ,  庄学理

IPC: H01L29/423 ,  H01L29/51 ,  H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76838 ,  H01L21/76807 ,  H01L21/76816 ,  H01L23/485 ,  H01L23/53228 ,  H01L23/53242 ,  H01L23/53257 ,  H01L29/665 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 用于减少栅极电阻的接触结构及其制造方法。一种衬底上具有栅极且栅极与源极/漏极(S/D)相邻的半导体器件。第一介电层覆盖栅极和S/D区域，第一介电层具有位于S/D区域上的第一接触孔且第一接触插塞由第一材料形成，第一接触插塞与各自的S/D区域连接。第二介电层覆盖第一介电层和第一接触插塞。由第二材料形成的第二接触插塞填充形成在第一介电层和第二介电层中的第二接触孔。第二接触插塞与形成在第二介电层中的栅极和互连结构连接，互连结构与第一接触插塞连接。第二材料与第一材料不同，且第二材料具有比第一材料低的电阻。

公开(公告)号：CN105845652A

公开(公告)日：2016-08-10

申请号：CN201610192275.9

申请日：2011-10-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张家龙 ,  赵治平 ,  陈俊宏 ,  曾华洲 ,  郑价言 ,  庄学理

IPC: H01L23/485 ,  H01L21/768

CPC classification number: H01L21/76838 ,  H01L21/76807 ,  H01L21/76816 ,  H01L23/485 ,  H01L23/53228 ,  H01L23/53242 ,  H01L23/53257 ,  H01L29/665 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种衬底上具有栅极且栅极与源极/漏极(S/D)相邻的半导体器件。第一介电层覆盖栅极和S/D区域，第一介电层具有位于S/D区域上的第一接触孔且第一接触插塞由第一材料形成，第一接触插塞与各自的S/D区域连接。第二介电层覆盖第一介电层和第一接触插塞。由第二材料形成的第二接触插塞填充形成在第一介电层和第二介电层中的第二接触孔。第二接触插塞与形成在第二介电层中的栅极和互连结构连接，互连结构与第一接触插塞连接。第二材料与第一材料不同，且第二材料具有比第一材料低的电阻。

公开(公告)号：CN102299054B

公开(公告)日：2013-07-31

申请号：CN201010578005.4

申请日：2010-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张立文 ,  叶德强 ,  喻中一 ,  匡训冲 ,  曾华洲 ,  赵治平 ,  刘铭棋 ,  曾元泰

IPC: H01L21/02

CPC classification number: H01L28/20 ,  H01L28/24

Abstract: 本发明公开了制造集成电路器件(如薄膜电阻器)的方法。示例性方法包括提供半导体基板；在所述半导体基板的上方形成电阻层；在所述电阻层的上方形成硬掩膜层，其中所述硬掩膜层包括处于所述电阻层上方的阻挡层以及处于所述阻挡层上方的介电层；以及在所述硬掩膜层中形成开口以暴露所述电阻层的一部分。