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公开(公告)号：CN101740129A
公开(公告)日：2010-06-16
申请号：CN200910220889.3
申请日：2009-11-16
Applicant: 三星电子株式会社
IPC: G11C16/26
CPC classification number: G11C8/08 , G11C11/5642 , G11C16/3418 , G11C29/00
Abstract: 本发明构思的目的在于提供一种因补偿闪速存储单元的阈值电压而具有改善的可靠性的非易失性存储装置及其读取方法。根据本发明构思的非易失性存储装置包括：存储单元阵列，连接到多条字线；电压产生器，用于在执行读取操作时，将选择的读取电压提供到所述多条字线中的选择的字线，将未选的读取电压提供到所述多条字线中的未选的字线。电压产生器根据未选的字线是否与选择的字线相邻而产生电平不同的未选的读取电压。根据本发明构思的非易失性存储装置补偿因各种原因而升高或降低的阈值电压。根据本发明的构思，改善了非易失性存储装置的可靠性。
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公开(公告)号：CN101165879A
公开(公告)日：2008-04-23
申请号：CN200710181862.9
申请日：2007-10-19
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/768 , H01L27/115 , H01L23/522
CPC classification number: H01L21/823462 , H01L21/823456 , H01L21/823475 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11546 , Y10S257/903
Abstract: 公开了一种非易失性存储器件及其形成方法。一种存储器件包括具有单元区、低压区以及高压区的衬底。接地选择晶体管、串选择晶体管以及单元晶体管位于单元区中，低压晶体管位于低压区中，以及高压晶体管位于高压区中。公共源极接触件位于接地选择晶体管上，以及低压接触件位于低压晶体管上。位线接触件位于串选择晶体管上，高压接触件位于高压晶体管上，以及位线位于位线接触件上。第一绝缘层位于衬底上，以及第二绝缘层位于第一绝缘层上。公共源极接触件和第一低压接触件延伸到第一绝缘层的高度，以及位线接触件和第一高压接触件延伸到第二绝缘层的高度。
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公开(公告)号：CN1855512A
公开(公告)日：2006-11-01
申请号：CN200610073514.5
申请日：2006-04-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247 , H01L21/762
CPC classification number: H01L27/115 , H01L27/11568
Abstract: 提供了非易失性存储器件及其制造方法。提供了具有单元场区和高压场区的半导体衬底。在衬底上提供器件隔离膜。器件隔离膜限定衬底的有源区。在包括器件隔离膜的衬底的单元场区上提供单元栅绝缘膜和单元栅导电膜。在具有器件隔离膜的衬底的高压场区上提供高压栅绝缘膜和高压栅导电膜。衬底的高压场区上的器件隔离膜至少部分地凹陷以在其中提供沟槽。
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公开(公告)号：CN1753189A
公开(公告)日：2006-03-29
申请号：CN200510106921.7
申请日：2005-09-23
Applicant: 三星电子株式会社
IPC: H01L29/788 , H01L27/105 , H01L27/112 , H01L21/336 , H01L21/8239 , H01L21/8246
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/42336 , H01L29/7883
Abstract: 非易失性存储器件包括半导体衬底、器件隔离层、隧道绝缘层、浮置栅极、埋入浮置栅极以及控制栅极。沟槽位于衬底上，用于限定与沟槽相邻的衬底的激活区。器件隔离层沿沟槽位于衬底上。隧道绝缘层位于衬底的激活区上。浮置栅极位于对着衬底的激活区的隧道绝缘层上。埋入浮置栅极位于沟槽内的器件隔离层上。栅极间介质层位于浮置栅极和埋入浮置栅极上，而且在它们之上延伸。控制栅极位于栅极间介质层上，而且在浮置栅极和埋入浮置栅极上延伸。
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公开(公告)号：CN101615618B
公开(公告)日：2015-09-09
申请号：CN200910149282.0
申请日：2009-06-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/06 , H01L21/8247 , H01L21/762 , H01L21/31
CPC classification number: H01L27/11573 , H01L27/11526 , H01L27/11546 , H01L27/11592 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种集成电路及其制作方法、固态存储器模块和计算机系统。一种集成电路包括闪速存储器单元和外围电路，该外围电路包括低电压晶体管(LVT)和高电压晶体管(HVT)。该集成电路包括隧道阻障层，该隧道阻障层包括SiON、SiN或其他高k材料。隧道阻障层可以包括HVT的栅极电介质的一部分。隧道阻障层可以构成HVT的完整的栅极电介质。在浅槽隔离(STI)之间或者在STI之上可以形成对应的隧道阻障层。因此，可以提高驱动器芯片IC的制造效率。
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Patent Agency Ranking
公开(公告)号：CN101441893B
公开(公告)日：2014-06-25
申请号：CN200810177916.9
申请日：2008-11-21
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/16
Abstract: 抑制寄生电荷积累的非易失性存储器件及其操作方法。操作电荷俘获非易失性存储器件的方法包括：通过选择性擦除第一串中第一多个非易失性存储单元以及随后选择性擦除第一串中第二多个非易失性存储单元来擦除第一串非易失性存储单元的操作，第二多个非易失性存储单元与第一多个非易失性存储单元交替。选择性擦除第一多个非易失性存储单元的操作可包括在抑制擦除第二多个非易失性存储单元的阻断条件下，在偏置第二多个非易失性存储单元的同时，擦除第一多个非易失性存储单元。选择性擦除第二多个非易失性存储单元的操作可包括在抑制擦除第一多个非易失性存储单元的阻断条件下，在偏置第一多个非易失性存储单元的同时，擦除第二多个非易失性存储单元。
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公开(公告)号：CN101751997B
公开(公告)日：2014-06-11
申请号：CN200910226570.1
申请日：2009-11-25
Applicant: 三星电子株式会社
CPC classification number: G11C16/16 , G11C16/0483 , G11C16/10
Abstract: 一种快闪存储器件，包括：本体区域；第一到第n存储单元晶体管，在所述本体区域上被排列成行；第一到第n字线，分别与所述第一到第n存储单元晶体管的栅极连接；第一虚拟单元晶体管，与所述第一存储单元晶体管连接；第一虚拟字线，与所述第一虚拟单元晶体管的栅极连接；第一选择晶体管，与所述第一虚拟晶体管连接，第一选择线，与所述第一选择晶体管的栅极连接；电压控制单元，与所述第一选择线连接，所述电压控制单元被适配成在用于擦除所述第一到第n存储单元晶体管的擦除模式中向所述第一选择线输出一低于施加到所述本体区域的电压的电压。
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公开(公告)号：CN101651144B
公开(公告)日：2013-10-30
申请号：CN200910166990.5
申请日：2009-06-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/78 , H01L29/06 , H01L21/8247 , G11C11/40
CPC classification number: H01L27/11582 , G11C16/0408 , G11C16/14 , G11C16/26 , H01L21/823481 , H01L27/11519 , H01L27/11524 , H01L27/11526 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L29/04 , H01L29/16 , H01L29/42328 , H01L29/42344 , H01L29/66666 , H01L29/7881
Abstract: 本发明提供一种包括竖直立柱的存储器件及制造和操作该存储器件的方法。在一种半导体器件及形成该器件的方法中，该半导体器件包括在水平方向延伸的由半导体材料制成的基板。在该基板上提供多个层间电介质层。提供多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间。由半导体材料制成的竖直沟道在竖直方向延伸并穿过该多个层间电介质层和该多个栅极图案，位于每个栅极图案和竖直沟道间的栅极绝缘层使栅极图案与竖直沟道绝缘，竖直沟道在包括半导体区域的接触区接触基板。
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公开(公告)号：CN102915955A
公开(公告)日：2013-02-06
申请号：CN201210278183.4
申请日：2012-08-06
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括：在阶梯式衬底上设置的多个垂直沟道；栅极堆叠，其设置在所述阶梯式衬底上，包括沿着所述垂直沟道的延伸方向垂直分离并分别具有接触区的多个导电层；以及与所述多个导电层的多个接触区连接的垂直的多个接触插头，其中，所述多个导电层包括阶梯式图案的多个第一导电层和层叠在所述多个第一导电层上的L形状图案的多个第二导电层，所述第一导电层的接触区与所述第一导电层的其他部分相比位于抬高的水平处。
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公开(公告)号：CN101165879B
公开(公告)日：2011-12-07
申请号：CN200710181862.9
申请日：2007-10-19
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/768 , H01L27/115 , H01L23/522
CPC classification number: H01L21/823462 , H01L21/823456 , H01L21/823475 , H01L27/105 , H01L27/11526 , H01L27/11529 , H01L27/11546 , Y10S257/903
Abstract: 公开了一种非易失性存储器件及其形成方法。一种存储器件包括具有单元区、低压区以及高压区的衬底。接地选择晶体管、串选择晶体管以及单元晶体管位于单元区中，低压晶体管位于低压区中，以及高压晶体管位于高压区中。公共源极接触件位于接地选择晶体管上，以及低压接触件位于低压晶体管上。位线接触件位于串选择晶体管上，高压接触件位于高压晶体管上，以及位线位于位线接触件上。第一绝缘层位于衬底上，以及第二绝缘层位于第一绝缘层上。公共源极接触件和第一低压接触件延伸到第一绝缘层的高度，以及位线接触件和第一高压接触件延伸到第二绝缘层的高度。
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