公开(公告)号：CN106803508A

公开(公告)日：2017-06-06

申请号：CN201611035683.X

申请日：2016-11-18

Applicant: 三星电子株式会社

Inventor： 郑在皓 ,  金善煐 ,  尹壮根 ,  赵厚成 ,  许星会

IPC: H01L27/108 ,  H01L27/11 ,  H01L27/115 ,  H01L23/488

CPC classification number: H01L23/562 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/544 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L28/00 ,  H01L2223/5446 ,  H01L27/108 ,  H01L23/488 ,  H01L27/11 ,  H01L27/115

Abstract: 提供了三维(3D)半导体装置。3D半导体装置可以包括：基底，包括芯片区域和划线区域；单元阵列结构，包括三维地布置在基底的芯片区域上的存储器单元；堆叠结构，设置在基底的划线区域上，包括竖直地并交替地堆叠的第一层和第二层；多个竖直结构，沿与基底的顶表面垂直的竖直方向延伸并穿透堆叠结构。

公开(公告)号：CN104425512A

公开(公告)日：2015-03-18

申请号：CN201410443006.6

申请日：2014-09-02

Applicant: 三星电子株式会社

Inventor： 金兑炅 ,  薛光洙 ,  曹盛纯 ,  许星会 ,  姜真泰

IPC: H01L27/115

CPC classification number: H01L27/1157 ,  H01L27/11519 ,  H01L27/11582 ,  H01L29/4234 ,  H01L29/7926

Abstract: 一种半导体器件包括字线和绝缘图案的叠层。单元柱垂直地延伸穿过所述字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。字线的厚度与直接相邻的绝缘图案的厚度的比例沿所述单元柱中的一个或多个在不同的位置处不同。还公开了相关的制造方法和系统。

公开(公告)号：CN101751997A

公开(公告)日：2010-06-23

申请号：CN200910226570.1

申请日：2009-11-25

Applicant: 三星电子株式会社

Inventor： 崔东郁 ,  崔正达 ,  李忠浩 ,  许星会 ,  刘民胎

IPC: G11C16/02 ,  G11C16/14

CPC classification number: G11C16/16 ,  G11C16/0483 ,  G11C16/10

Abstract: 一种快闪存储器件，包括：本体区域；第一到第n存储单元晶体管，在所述本体区域上被排列成行；第一到第n字线，分别与所述第一到第n存储单元晶体管的栅极连接；第一虚拟单元晶体管，与所述第一存储单元晶体管连接；第一虚拟字线，与所述第一虚拟单元晶体管的栅极连接；第一选择晶体管，与所述第一虚拟晶体管连接，第一选择线，与所述第一选择晶体管的栅极连接；电压控制单元，与所述第一选择线连接，所述电压控制单元被适配成在用于擦除所述第一到第n存储单元晶体管的擦除模式中向所述第一选择线输出一低于施加到所述本体区域的电压的电压。

公开(公告)号：CN106449631A

公开(公告)日：2017-02-22

申请号：CN201610637818.3

申请日：2016-08-05

Applicant: 三星电子株式会社

Inventor： 任峻成 ,  张圭伯 ,  许星会 ,  金宇中

IPC: H01L27/02 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/11548 ,  H01L27/11556

Abstract: 公开了一种半导体装置，所述半导体装置包括基底、多个存储单元阵列和气隙结构。基底包括单元区、外围电路区和边界区。边界区在单元区与外围电路区之间。多个存储单元阵列在单元区上。气隙结构包括形成在基底的边界区中的沟槽。气隙结构限定气隙。

公开(公告)号：CN100479168C

公开(公告)日：2009-04-15

申请号：CN200410069850.3

申请日：2004-07-14

Applicant: 三星电子株式会社

Inventor： 申光植 ,  金汉洙 ,  许星会

IPC: H01L27/115 ,  H01L27/10 ,  H01L21/8247

CPC classification number: H01L27/11524 ,  H01L27/115 ,  H01L27/11521

Abstract: 一种EEPROM器件，包括：用于限定多个有源区的器件隔离层，延伸横跨有源区的一对控制栅极图形，以及延伸横跨有源区并插入在控制栅极图形之间的一对选择栅极图形。在控制栅极图形延伸横跨有源区的交叉区域处形成浮置栅极图形。在选择栅极图形延伸横跨有源区的交叉区域处形成下栅极图形。栅极间电介质图形设置在控制栅极图形和浮置栅极图形之间，伪电介质图形设置在选择栅极图形和下栅极图形之间。伪电介质图形基本平行于选择栅极图形，并且和选择栅极图形的一条侧壁对准以叠盖选择栅极图形的预定宽度。

公开(公告)号：CN1738053A

公开(公告)日：2006-02-22

申请号：CN200510088510.X

申请日：2005-08-02

Applicant: 三星电子株式会社

Inventor： 许星会 ,  崔正达

IPC: H01L27/115 ,  H01L27/105 ,  H01L29/78 ,  H01L21/8247 ,  H01L21/8239 ,  H01L21/336

CPC classification number: H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11529

Abstract: 一种半导体存储器，包括在其中具有沟槽的半导体衬底。在邻近沟槽的衬底表面上形成第一和第二栅图形，各个栅图形在沟槽的各个相对侧边上。在第一栅图形和第二栅图形之间的衬底内形成分裂的源/漏区，以便分裂源/漏区被沟槽分开。分裂源/漏区包括第一栅图形和沟槽之间的第一源/漏子区域以及在第二栅图形和沟槽之间并与第一源/漏子区域隔开的第二源/漏子区域。在衬底内形成连接区，连接区围绕沟槽从第一源/漏子区域至第二源/漏子区域延伸。还论述了相关方法。

公开(公告)号：CN106449631B

公开(公告)日：2020-03-13

申请号：CN201610637818.3

申请日：2016-08-05

Applicant: 三星电子株式会社

Inventor： 任峻成 ,  张圭伯 ,  许星会 ,  金宇中

IPC: H01L27/02 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/11548 ,  H01L27/11556

Abstract: 公开了一种半导体装置，所述半导体装置包括基底、多个存储单元阵列和气隙结构。基底包括单元区、外围电路区和边界区。边界区在单元区与外围电路区之间。多个存储单元阵列在单元区上。气隙结构包括形成在基底的边界区中的沟槽。气隙结构限定气隙。

公开(公告)号：CN107452746A

公开(公告)日：2017-12-08

申请号：CN201710272619.1

申请日：2017-04-24

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  许星会

IPC: H01L27/11551 ,  H01L27/11578

CPC classification number: H01L27/11582 ,  G11C16/0466 ,  G11C16/08 ,  H01L23/5283 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11551 ,  H01L27/11578

Abstract: 本公开提供了三维半导体器件。电极结构包括垂直地层叠在基板上的多个电极。多个电极的每个包括电极部、垫部分和突起。电极部平行于基板的顶表面并在第一方向上延伸。垫部分在相对于基板的顶表面垂直或倾斜的第三方向上从电极部延伸。突起在平行于第三方向的方向上从垫部分的一部分突出。当从平面图看时，多个电极的突起布置在第一方向和第二方向的对角线方向上，该第二方向平行于基板的顶表面并交叉第一方向。

公开(公告)号：CN1971917B

公开(公告)日：2010-05-12

申请号：CN200610146422.5

申请日：2006-11-13

Applicant: 三星电子株式会社

Inventor： 李俊熙 ,  朴钟浩 ,  辛镇铉 ,  许星会 ,  金容锡 ,  金钟源

IPC: H01L27/115 ,  H01L29/788 ,  H01L29/423 ,  H01L21/8247 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7881 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42324

Abstract: 一种非易失性存储器件可以包括：衬底，具有单元区；以及单元器件隔离层，位于该衬底的单元区上，以限定单元有源区。浮置栅极可以包括顺序层叠在单元有源区上的下部浮置栅极和上部浮置栅极，而隧道绝缘图形可以位于浮置栅极与单元有源区之间。控制栅电极可以位于该浮置栅极上，而且阻挡绝缘图形可以位于该控制栅电极与浮置栅极之间。更具体地说，上部浮置栅极可以包括位于该下部浮置栅极上的扁平部分和一对从与该单元器件隔离层相邻的扁平部分两边向上延伸的壁部分。此外，由该扁平部分和这对壁部分包围的空间上部的宽度可以大于该空间下部的宽度。还讨论了相关方法。

公开(公告)号：CN100527424C

公开(公告)日：2009-08-12

申请号：CN200510088510.X

申请日：2005-08-02

Applicant: 三星电子株式会社

Inventor： 许星会 ,  崔正达

IPC: H01L27/115 ,  H01L27/105 ,  H01L29/78 ,  H01L21/8247 ,  H01L21/8239 ,  H01L21/336

CPC classification number: H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11529

Abstract: 一种半导体存储器，包括在其中具有沟槽的半导体衬底。在邻近沟槽的衬底表面上形成第一和第二栅图形，各个栅图形在沟槽的各个相对侧边上。在第一栅图形和第二栅图形之间的衬底内形成分裂的源/漏区，以便分裂源/漏区被沟槽分开。分裂源/漏区包括第一栅图形和沟槽之间的第一源/漏子区域以及在第二栅图形和沟槽之间并与第一源/漏子区域隔开的第二源/漏子区域。在衬底内形成连接区，连接区围绕沟槽从第一源/漏子区域至第二源/漏子区域延伸。还论述了相关方法。