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公开(公告)号：CN1125466C
公开(公告)日：2003-10-22
申请号：CN96123885.2
申请日：1996-12-30
Applicant: 三星电子株式会社
IPC: G11C14/00
CPC classification number: G11C17/126 , G11C16/0491
Abstract: 半导体存储器，包括：沿行方向排列、通向读出放大器的多条主位线；位于存储体之间并通过第一组选择晶体管与主位线连接的第一组子位线；位于存储体和第一组子位线之间并通过第二组选择晶体管与公共地线连接的第二组子位线。
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公开(公告)号：CN101441893B
公开(公告)日：2014-06-25
申请号：CN200810177916.9
申请日：2008-11-21
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/16
Abstract: 抑制寄生电荷积累的非易失性存储器件及其操作方法。操作电荷俘获非易失性存储器件的方法包括：通过选择性擦除第一串中第一多个非易失性存储单元以及随后选择性擦除第一串中第二多个非易失性存储单元来擦除第一串非易失性存储单元的操作，第二多个非易失性存储单元与第一多个非易失性存储单元交替。选择性擦除第一多个非易失性存储单元的操作可包括在抑制擦除第二多个非易失性存储单元的阻断条件下，在偏置第二多个非易失性存储单元的同时，擦除第一多个非易失性存储单元。选择性擦除第二多个非易失性存储单元的操作可包括在抑制擦除第一多个非易失性存储单元的阻断条件下，在偏置第一多个非易失性存储单元的同时，擦除第二多个非易失性存储单元。
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公开(公告)号：CN1324480C
公开(公告)日：2007-07-04
申请号：CN03105448.X
申请日：2003-01-15
Applicant: 三星电子株式会社
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C16/0483 , G11C16/32 , G11C2216/14
Abstract: 提供一NAND闪存装置。该存储装置包括：用于输入和输出M-bit数据(M是任意自然数)的M个输入/输出引脚、第一和第二输入缓冲器电路、一地址寄存器、一指令寄存器和一数据输入寄存器。第一和第二输入缓冲器电路分别接收经由输入/输出引脚输入的M-bit数据的N个最低有效位(N是任意自然数)和N个最高有效位。地址寄存器响应于地址加载信号，接收第一输入缓冲器电路的一输出作为一地址。指令寄存器响应于指令加载信号，接收第一地址缓冲器电路的一输出作为一指令。数据输入寄存器响应于数据加载信号，同时接收第一和第二输入缓冲器电路的输出，作为将被编程的数据。锁存在数据输入寄存器中的M-bit数据经由一数据总线被加载到检测和锁存单元上。
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公开(公告)号：CN1032283C
公开(公告)日：1996-07-10
申请号：CN92103954.9
申请日：1992-04-30
Applicant: 三星电子株式会社
IPC: G11C17/00 , H01L27/108
CPC classification number: G11C16/3486 , G11C16/10 , G11C16/3459 , G11C16/3468 , G11C2216/14
Abstract: 一种非易失性半导体存储器，特别是“与非”结构的EEPROM，及一种对它的优化编程方法。该存储器包括：由一组串联存储单元构成的“与非”结构存储单元阵列，每个存储单元由电荷存储层和半导体基片上的控制栅极相迭而构成，并可通过电荷存储层与基片间的电荷互换实现电擦除，数据锁存电路LT；高电压源电路HV，电流源电路CS；程序检验电路PC；及程序状态检验电路PS。程序状态被优化并不受参数变化之影响，通过采用验证电位而避免过度编程，由于采用芯片内部验正功能自动优化编程，芯片的功能得到加强。无须外部控制，则整个系统性能亦被加强。此外，采用了已有的带页功能的闪烁存储器中的页寄存器PB，则本发明可用于已有的产品中。
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公开(公告)号：CN1095188A
公开(公告)日：1994-11-16
申请号：CN94102636.1
申请日：1994-03-04
Applicant: 三星电子株式会社
IPC: H01L27/102 , H01L27/105 , H01L27/11 , H01L27/10 , G11C11/34
CPC classification number: G11C7/18 , G11C7/12 , G11C17/123
Abstract: 一种半导体存储器，包括一由双极晶体管构成的电流驱动晶体管，其连接到相应的位线以增加位线电流。该电流驱动晶体管的收集极由一个接地的阱构成，基极由二个相邻选行晶体管的公共漏区构成。其发射极是一与第一层间隔离层及第二层间隔离层分开排列的多晶硅层，它通过接触孔同时被接到基区和位线。该发射极是形成在作为二个相邻选行晶体管公共漏区的基区中的一个掺杂区。这种存储器件具有提高运行速度和提高集成度的能力。
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Patent Agency Ranking
公开(公告)号：CN1149579C
公开(公告)日：2004-05-12
申请号：CN97102929.6
申请日：1994-03-04
Applicant: 三星电子株式会社
CPC classification number: G11C7/18 , G11C7/12 , G11C17/123
Abstract: 一种半导体存储器，包括一由双极晶体管构成的电流驱动晶体管，其连接到相应的位线以增加位线电流。该电流驱动晶体管的收集极由一个接地的阱构成，基极由二个相邻选行晶体管的公共漏区构成。其发射极是一与第一层间隔离层及第二层间隔离层分开排列的多晶硅层，它通过接触孔同时被接到基区和位线。该发射极是形成在作为二个相邻选行晶体管公共漏区的基区中的一个掺杂区。这种存储器件具有提高运行速度和提高集成度的能力。
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公开(公告)号：CN1167988A
公开(公告)日：1997-12-17
申请号：CN96123885.2
申请日：1996-12-30
Applicant: 三星电子株式会社
IPC: G11C14/00
CPC classification number: G11C17/126 , G11C16/0491
Abstract: 半导体存储器，包括：沿行方向排列、通向读出放大器的多条主位线；位于存储体之间并通过第一组选择晶体管与主位线连接的第一组子位线；位于存储体和第一组子位线之间并通过第二组选择晶体管与公共地线连接的第二组子位线。
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公开(公告)号：CN1036231C
公开(公告)日：1997-10-22
申请号：CN94102636.1
申请日：1994-03-04
Applicant: 三星电子株式会社
IPC: H01L27/102 , H01L27/105 , H01L27/11 , H01L27/10 , G11C11/34
CPC classification number: G11C7/18 , G11C7/12 , G11C17/123
Abstract: 一种半导体存储器，包括一由双极晶体管构成的电流驱动晶体管，其连接到相应的位线以增加位线电流。该电流驱动晶体管的收集极由一个接地的阱构成，基极由二个相邻选行晶体管的公共漏区构成。其发射极是一与第一层间隔离层及第二层间隔离层分开排列的多晶硅层，它通过接触孔同时被接到基区和位线。该发射极是形成在作为二个相邻选行晶体管公共漏区的基区中的一个掺杂区。这种存储器件具有提高运行速度和提高集成度的能力。
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公开(公告)号：CN101441893A
公开(公告)日：2009-05-27
申请号：CN200810177916.9
申请日：2008-11-21
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/16
Abstract: 抑制寄生电荷积累的非易失性存储器件及其操作方法。操作电荷俘获非易失性存储器件的方法包括：通过选择性擦除第一串中第一多个非易失性存储单元以及随后选择性擦除第一串中第二多个非易失性存储单元来擦除第一串非易失性存储单元的操作，第二多个非易失性存储单元与第一多个非易失性存储单元交替。选择性擦除第一多个非易失性存储单元的操作可包括在抑制擦除第二多个非易失性存储单元的阻断条件下，在偏置第二多个非易失性存储单元的同时，擦除第一多个非易失性存储单元。选择性擦除第二多个非易失性存储单元的操作可包括在抑制擦除第一多个非易失性存储单元的阻断条件下，在偏置第一多个非易失性存储单元的同时，擦除第二多个非易失性存储单元。
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