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公开(公告)号：CN115000099A
公开(公告)日：2022-09-02
申请号：CN202210041224.1
申请日：2022-01-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本公开实施例涉及一种用于形成集成芯片的方法，包括：在衬底内形成包括第一掺杂类型的多个图像感测元件；实行第一移除工艺以在衬底内形成多个深沟槽，多个深沟槽将所述多个图像感测元件彼此隔开；实行外延生长工艺以在多个深沟槽内形成包括第一材料的隔离外延前体且在多个深沟槽内及隔离外延前体的多个侧壁之间形成包括第二材料的光吸收层，第二材料不同于第一材料；对光吸收层及隔离外延前体实行掺质活化工艺，以形成包括与第一掺杂类型相反的第二掺杂类型的掺杂隔离层；以及利用隔离填充结构来填充多个深沟槽的多个剩余部分。
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公开(公告)号：CN113675220A
公开(公告)日：2021-11-19
申请号：CN202110747971.2
申请日：2021-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 本文公开了用于高压绝缘体上半导体器件的深沟槽隔离结构。示例性深沟槽隔离结构围绕绝缘体上半导体衬底的有源区域。深沟槽隔离结构包括第一绝缘体侧壁间隔件、第二绝缘体侧壁间隔件以及设置在第一绝缘体侧壁间隔件和第二绝缘体侧壁间隔件之间的多层含硅隔离结构。多层含硅隔离结构包括设置在底部硅部分上方的顶部多晶硅部分。底部多晶硅部分由选择性沉积工艺形成，而顶部多晶硅部分由非选择性沉积工艺形成。在一些实施例中，底部硅部分掺杂有硼。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113270431A
公开(公告)日：2021-08-17
申请号：CN202011228556.8
申请日：2020-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 半导体结构与图像传感器及其形成方法包括可在半导体衬底的前侧上形成光电探测器、晶体管及金属内连结构。通过各向异性刻蚀工艺朝半导体衬底的前侧穿过背侧表面形成沟槽，各向异性刻蚀工艺提供具有大于0.5纳米的第一均方根表面粗糙度的垂直或锥形表面。通过在低于摄氏500度的生长温度下对沟槽的垂直或锥形表面执行外延生长工艺来沉积单晶半导体衬层。单晶半导体衬层的在实体上被暴露出的侧表面可具有小于0.5纳米的第二均方根表面粗糙度。可在实体上被暴露出的侧表面上形成具有均匀厚度的至少一介电金属氧化物衬层，以提供均匀的带负电的膜，其可被有利地用于减少暗电流及白色像素。
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公开(公告)号：CN110867460A
公开(公告)日：2020-03-06
申请号：CN201910185176.1
申请日：2019-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 在一些实施例中，提供了一种图像传感器的形成方法。该方法包括在半导体衬底中形成多个沟槽，其中，沟槽从半导体衬底的背侧延伸到半导体衬底中。在沟槽的下表面、沟槽的侧壁和半导体衬底的背侧上形成包括掺杂剂的外延层，其中，掺杂剂具有第一掺杂类型。将掺杂剂驱入半导体衬底中以沿外延层形成具有第一掺杂类型的第一掺杂区，其中，第一掺杂区将具有与第一掺杂类型相对的第二掺杂类型的第二掺杂区与沟槽的侧壁分离并且与半导体衬底的背侧分离。在半导体衬底的背侧上方形成介电层，其中，介电层填充沟槽以形成背侧深沟槽隔离结构。本发明的实施例还提供了CMOS图像传感器及其形成方法。
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公开(公告)号：CN110828367A
公开(公告)日：2020-02-21
申请号：CN201910382802.6
申请日：2019-05-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本申请的各种实施例涉及一种用于形成薄绝缘体上半导体(SOI)衬底而没有注入辐射和/或等离子体损坏的方法。在一些实施例中，在牺牲衬底上外延形成器件层，并在器件层上形成绝缘层。例如，绝缘层可形成为带负电荷或中性电荷的净电荷。牺牲衬底与操作衬底接合，从而器件层和绝缘层位于牺牲衬底和操作衬底之间。去除牺牲衬底，并循环减薄器件层，直到器件层具有目标厚度。每个减薄循环均包括氧化器件层的一部分并去除由氧化产生的氧化物。本发明的实施例还涉及用于形成薄绝缘体上半导体(SOI)衬底的方法。
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Patent Agency Ranking
公开(公告)号：CN105590846B
公开(公告)日：2019-02-22
申请号：CN201610055781.3
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , H01L21/8234 , H01L27/11 , H01L29/78
Abstract: 本发明提供一种半导体结构的形成方法，该方法包括：提供一半导体基板；于该半导体基板的上方形成第一和第二栅极堆叠结构；于该半导体基板中形成第一和第二凹陷；进行一选择性成长步骤，以于该第一凹陷和该第二凹陷中成长一半导体材料，以同时且分别形成第一和第二外延区；以及进行该选择性成长步骤之后，对该第一和第二外延区进行一选择性回蚀刻步骤，其中使用包括用以成长该半导体材料的一第一气体和用以蚀刻该第一和第二外延区的一第二气体的工艺气体进行该选择性回蚀刻步骤。本发明可借由选择性回蚀刻步骤减少图案负载效应，以达到形成更均一的外延区，且改善外延区的轮廓。可减少甚至消除外延区的琢面。
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公开(公告)号：CN107301972A
公开(公告)日：2017-10-27
申请号：CN201611225663.9
申请日：2016-12-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/48 , H01L21/762
CPC classification number: H01L23/481 , H01L21/6835 , H01L21/76829 , H01L21/76898 , H01L2221/68327 , H01L2221/6834 , H01L2221/68359 , H01L21/76816 , H01L21/7624
Abstract: 本发明的提供了半导体结构，其包括：包括第一表面和第二表面的半导体器件层，其中第一表面位于半导体器件层的前侧处，并且第二表面位于半导体器件层的后侧处；位于半导体器件的第二表面之上的绝缘层；以及穿过绝缘层的硅通孔(TSV)。也提供了半导体结构的制造方法。
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公开(公告)号：CN107230683A
公开(公告)日：2017-10-03
申请号：CN201710167090.7
申请日：2017-03-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/14683 , H01L27/1463 , H01L27/1464 , H05K999/99 , H01L27/14605 , H01L27/14603
Abstract: 本发明的实施例提供了深沟槽隔离(DTI)结构及其形成方法。方法包括在衬底中形成多个感光区。凹槽形成在衬底中，衬底包括第一半导体材料，凹槽插入在相邻的感光区之间。通过沿着凹槽的侧壁去除衬底的被损坏的层以扩大凹槽，从而形成扩大的凹槽。在扩大的凹槽的侧壁和底部上形成外延区，外延区的至少一部分包括第二半导体材料，第二半导体材料与第一半导体材料不同。在外延区上形成介电区，外延区沿介电区的侧壁延伸。本发明的实施例还提供了一种半导体结构及其形成方法。
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公开(公告)号：CN105720090A
公开(公告)日：2016-06-29
申请号：CN201510310452.4
申请日：2015-06-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种晶体管器件包括具有第一区和第二区的衬底；具有位于第一区上方的第一部分和位于第二区上方的第二部分的第一半导体材料的第一半导体层，第一部分与第二部分分隔开；位于第一半导体层的第二部分上方的第二半导体材料的第二半导体层；第一导电类型的第一晶体管，第一晶体管设置在第一区内并且具有形成在第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，第二晶体管设置在第二区内并且具有形成在第二半导体层中的第二组源极/漏极区。第二导电类型不同于第一导电类型，并且第二半导体材料不同于第一半导体材料。本发明的实施例还涉及改进的晶体管沟道。
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公开(公告)号：CN116364644A
公开(公告)日：2023-06-30
申请号：CN202310422820.9
申请日：2019-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/683
Abstract: 本申请实施例涉及用于形成薄的绝缘体上半导体SOI衬底的方法。本申请案的各种实施例涉及一种以低成本且以低总厚度变动TTV形成薄的绝缘体上半导体SOI衬底的方法。在一些实施例中，在牺牲衬底上外延形成蚀刻停止层。装置层外延形成于所述蚀刻停止层上且具有不同于所述蚀刻停止层的结晶晶格。将所述牺牲衬底接合到处置衬底，使得所述装置层及所述蚀刻停止层处于所述牺牲衬底与所述处置衬底之间。去除所述牺牲衬底。使蚀刻执行到所述蚀刻停止层中以去除所述蚀刻停止层。使用包括氢氟酸、过氧化氢及乙酸的蚀刻剂来执行所述蚀刻。
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