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公开(公告)号：CN117316771A
公开(公告)日：2023-12-29
申请号：CN202311319701.7
申请日：2018-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/768 , H01L23/535 , H01L23/532 , H01L29/417 , H01L21/285 , H01L29/78 , H01L29/08 , C23C16/16
Abstract: 一种制作半导体元件的方法包含以下步骤。形成鳍片于基材上。形成栅极横跨鳍片。形成层间介电层以覆盖栅极。蚀刻层间介电层以于层间介电层中形成开口，其中栅极透过开口暴露。使用无氟前驱物来执行化学气相沉积，以于开口中形成栅极接触，其中栅极接触包括钨。
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公开(公告)号：CN110957240B
公开(公告)日：2022-07-26
申请号：CN201910911362.9
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/67 , H01L21/677 , G01C9/00
Abstract: 本公开涉及一种感应器、装载端及水平方法，该装载端包括一电平感应器一、以及使用一装载端使装载端水平。在一个实施例中，一种感应器包括：一加速度计、多个指示灯、一处理器及一有线连接。加速度计配置以检测一装载端的电平及振动，并产生多个数据。指示灯配置以基于装载端的电平显示一水平测量及一水平方向。处理器配置以处理由加速度计所产生的数据。有线连接配置以将处理器连接至一外部装置。
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公开(公告)号：CN110970461B
公开(公告)日：2022-06-28
申请号：CN201910927513.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 磁阻随机存取存储器(MRAM)器件的顶部电极位于磁隧道结(MTJ)上方，顶部电极是使用取向为(111)晶体结构的氮化钛膜，代替钽、氮化钽和/或包括钽和氮化钽的多层使用。本申请的实施例还涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。
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公开(公告)号：CN112599662A
公开(公告)日：2021-04-02
申请号：CN202011060326.5
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开了一种半导体结构的形成方法，包括于磁性穿隧接面(magnetic tunnel junction,MTJ)层上方形成第一顶电极(top electrode,TE)层，并对第一TE层进行平滑处理。平滑处理是于形成第一TE层之后原位进行。平滑处理从第一TE层移除尖峰点缺陷。可于第一TE层上方形成多个额外的TE层。
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公开(公告)号：CN110970461A
公开(公告)日：2020-04-07
申请号：CN201910927513.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 磁阻随机存取存储器(MRAM)器件的顶部电极位于磁隧道结(MTJ)上方，顶部电极是使用取向为(111)晶体结构的氮化钛膜，代替钽、氮化钽和/或包括钽和氮化钽的多层使用。本申请的实施例还涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。
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Patent Agency Ranking
公开(公告)号：CN108231685A
公开(公告)日：2018-06-29
申请号：CN201711051864.6
申请日：2017-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 一种方法包括提供半导体结构，该半导体结构具有有源区域和邻近于有源区域的隔离结构，该有源区域具有夹置晶体管的沟道区域的源极和漏极区域，该半导体结构还具有位于沟道区域上方的栅极结构。该方法还包括在源极和漏极区域的一个中蚀刻沟槽，其中，该沟槽暴露隔离结构的侧壁的部分，在沟槽中外延生长第一半导体层，在第一半导体层上方外延生长第二半导体层，通过蚀刻工艺改变第二半导体层的顶面的部分的晶体刻面取向，并且在改变晶体刻面取向之后，在第二半导体层上方外延生长第三半导体层。
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公开(公告)号：CN107123658A
公开(公告)日：2017-09-01
申请号：CN201710072602.1
申请日：2017-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/1463 , H01L21/02211 , H01L21/02274 , H01L21/0228 , H01L21/76224 , H01L27/1464 , H01L27/14643 , H01L27/14683
Abstract: 本发明的实施例公开了半导体图像传感器件及其制造方法。半导体图像传感器件包括衬底、第一像素和第二像素、以及隔离结构。第一像素和第二像素设置在衬底中，其中，第一和第二像素为相邻像素。隔离结构设置在衬底中并且介于第一和第二像素之间，其中，隔离结构包括介电层，并且介电层包括碳氧氮化硅(SiOCN)。
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公开(公告)号：CN110957267B
公开(公告)日：2025-03-21
申请号：CN201910921677.1
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H10D30/01
Abstract: 提供内连线结构及其形成方法。形成介电层及其中的开口于基底之上。形成导电晶种层于介电层的顶面之上、以及沿着开口的底端和侧壁。形成导电填充层于晶种层之上。可透过表面预处理还原/移除晶种层表面上的金属氧化物。在清洁表面未暴露于氧的情况下，透过沉积填充材料于晶种层之上覆盖清洁表面。表面处理可包含使用氢自由基的反应性远程等离子体清洁。如果使用电镀沉积填充层，则表面处理可包含在开启电镀电流之前将基底浸至于电解质中。其他表面处理可包含使用氢自由基的主动预处理；或使用MCxT设备的Ar溅射。
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公开(公告)号：CN116265600A
公开(公告)日：2023-06-20
申请号：CN202310116900.1
申请日：2023-02-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种沉积装置，包括一磁屏蔽。磁屏蔽减少腔室中的外部噪声，腔室包括标靶以及至少一电磁铁用于铜物理气相沉积。屏蔽可具有厚度，在大约0.1毫米至大约10毫米的范围内，以提供足够的保护免受射频以及其他电磁信号的影响。因此，腔室中的铜原子遭受较少来自外部噪声的重定向。此外，即使在物理气相沉积期间发生硬件故障(例如，电磁铁失灵、晶圆台不水平、以及/或一流量优化器引起过多偏移等)，铜原子不易受来自外部噪声的小重定向的影响。因此，后段工艺以及/或中段工艺的导电结构以更一致的方式形成，这增加导电性并且改善包括后段工艺以及/或中段工艺的导电结构的电子装置的寿命。
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公开(公告)号：CN113224233A
公开(公告)日：2021-08-06
申请号：CN202110432436.8
申请日：2021-04-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种制造半导体器件的方法包括：提供衬底，该衬底限定逻辑区域和存储器区域；在逻辑区域和存储器区域上沉积底部电极层；在底部电极层上方沉积磁隧道结(MTJ)层；在MTJ层上方沉积第一导电层；在第一导电层上方沉积牺牲层；蚀刻存储器区域中的牺牲层，以暴露存储器区域中的第一导电层，同时保持逻辑区域中的第一导电层被覆盖；在存储器区域和逻辑区域中沉积第二导电层；图案化第二导电层以暴露存储器区域中的MTJ层；以及蚀刻图案化的第二导电层和MTJ层以在存储器区域中分别形成顶部电极和MTJ。本发明的实施例还涉及半导体器件。
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