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公开(公告)号：CN108735660A
公开(公告)日：2018-11-02
申请号：CN201711268936.2
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 方法包括形成ILD以覆盖晶体管的栅极堆叠件。ILD和栅极堆叠件是晶圆的一部分。蚀刻ILD以形成接触开口，并且通过接触开口暴露晶体管的源极/漏极区域或栅极堆叠件中的栅电极。导电覆盖层形成为延伸至接触开口内。在镀液中使用电化学镀将含金属材料镀在导电覆盖层上。含金属材料具有填充接触开口的部分。镀液具有低于约100ppm的硫含量。对晶圆实施平坦化以去除含金属材料的过量部分。含金属材料的剩余部分和导电覆盖层的剩余部分组合形成接触插塞。本发明实施例涉及形成具有减少的腐蚀的接触插塞的方法。
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公开(公告)号：CN108807180B
公开(公告)日：2023-05-23
申请号：CN201710730715.6
申请日：2017-08-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/768
Abstract: 一方法包括形成第一开口于基板上的介电层中、以导电阻挡层内衬上述第一开口的数个侧壁及底部以及沉积籽晶层于上述导电阻挡层之上。上述方法亦包括以等离子体工艺处理上述籽晶层，以及于处理上述籽晶层之后，以导电材料填充上述第一开口。
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公开(公告)号：CN118712134A
公开(公告)日：2024-09-27
申请号：CN202410739897.3
申请日：2024-06-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本文公开了用于堆叠器件结构的具有高热稳定性的器件层级互连件。示例性堆叠半导体结构包括：上部源极/漏极接触件，设置在上部外延源极/漏极上；下部源极/漏极接触件，设置在下部外延源极/漏极上；以及源极/漏极通孔，连接至上部源极/漏极接触件和下部源极/漏极接触件。源极/漏极通孔设置在上部源极/漏极接触件上，源极/漏极通孔在上部源极/漏极接触件下方延伸，并且源极/漏极通孔包括钌和铝。在一些实施例中，源极/漏极通孔包括由铝衬垫包裹的钌插塞。在一些实施例中，源极/漏极通孔包括铝化钌插塞。在一些实施例中，源极/漏极通孔包括由铝化钌衬垫包裹的钌插塞。在一些实施例中，源极/漏极通孔在下部外延源极/漏极的顶部下方延伸。本申请的实施例还涉及半导体器件、半导体结构及其形成方法。
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公开(公告)号：CN112420596A
公开(公告)日：2021-02-26
申请号：CN202010321979.8
申请日：2020-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 一种半导体装置的形成方法，提供导电填充层于内连线层的开口中。形成晶种层，接着氧化晶种层的一部分。在处理工艺中移除氧，并保湿且水解去氧化的晶种层表面以形成羟基化的子层。导电填充层形成于羟基子层上。
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公开(公告)号：CN108807180A
公开(公告)日：2018-11-13
申请号：CN201710730715.6
申请日：2017-08-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/768
Abstract: 一方法包括形成第一开口于基板上的介电层中、以导电阻挡层内衬上述第一开口的数个侧壁及底部以及沉积籽晶层于上述导电阻挡层之上。上述方法亦包括以等离子体工艺处理上述籽晶层，以及于处理上述籽晶层之后，以导电材料填充上述第一开口。
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公开(公告)号：CN110957267B
公开(公告)日：2025-03-21
申请号：CN201910921677.1
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H10D30/01
Abstract: 提供内连线结构及其形成方法。形成介电层及其中的开口于基底之上。形成导电晶种层于介电层的顶面之上、以及沿着开口的底端和侧壁。形成导电填充层于晶种层之上。可透过表面预处理还原/移除晶种层表面上的金属氧化物。在清洁表面未暴露于氧的情况下，透过沉积填充材料于晶种层之上覆盖清洁表面。表面处理可包含使用氢自由基的反应性远程等离子体清洁。如果使用电镀沉积填充层，则表面处理可包含在开启电镀电流之前将基底浸至于电解质中。其他表面处理可包含使用氢自由基的主动预处理；或使用MCxT设备的Ar溅射。
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公开(公告)号：CN108735660B
公开(公告)日：2020-12-01
申请号：CN201711268936.2
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 方法包括形成ILD以覆盖晶体管的栅极堆叠件。ILD和栅极堆叠件是晶圆的一部分。蚀刻ILD以形成接触开口，并且通过接触开口暴露晶体管的源极/漏极区域或栅极堆叠件中的栅电极。导电覆盖层形成为延伸至接触开口内。在镀液中使用电化学镀将含金属材料镀在导电覆盖层上。含金属材料具有填充接触开口的部分。镀液具有低于约100ppm的硫含量。对晶圆实施平坦化以去除含金属材料的过量部分。含金属材料的剩余部分和导电覆盖层的剩余部分组合形成接触插塞。本发明实施例涉及形成具有减少的腐蚀的接触插塞的方法。
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公开(公告)号：CN110957267A
公开(公告)日：2020-04-03
申请号：CN201910921677.1
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/336
Abstract: 提供内连线结构及其形成方法。形成介电层及其中的开口于基底之上。形成导电晶种层于介电层的顶面之上、以及沿着开口的底端和侧壁。形成导电填充层于晶种层之上。可透过表面预处理还原/移除晶种层表面上的金属氧化物。在清洁表面未暴露于氧的情况下，透过沉积填充材料于晶种层之上覆盖清洁表面。表面处理可包含使用氢自由基的反应性远程等离子体清洁。如果使用电镀沉积填充层，则表面处理可包含在开启电镀电流之前将基底浸至于电解质中。其他表面处理可包含使用氢自由基的主动预处理；或使用MCxT设备的Ar溅射。
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