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公开(公告)号：CN110970552B
公开(公告)日：2023-12-22
申请号：CN201910927000.9
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及磁存储器器件。该磁存储器器件包括：底部电极；选择器层，设置在底部电极上方；以及MTJ堆叠件，设置在选择器层上方，并且包括参考层和自由层，自由层设置在参考层上方并且通过隧道阻挡层与参考层分隔开。磁存储器器件还包括设置在MTJ堆叠件上方的调制层以及设置在开关阈值调制层上方的顶部电极。选择器层配置为基于所施加的偏压来导通和关闭电流。本发明的实施例还涉及集成系统芯片。
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公开(公告)号：CN109427683B
公开(公告)日：2021-04-06
申请号：CN201711229436.8
申请日：2017-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 本揭示内容公开了一种形成半导体装置的方法。方法包括提供具有基板和在基板之上的硬罩幕层的装置；形成心轴于硬罩幕层之上；沉积材料层于心轴的多个侧壁上；植入掺杂剂到材料层中；使用心轴和材料层作为蚀刻罩幕来执行蚀刻制程于硬罩幕层上，从而形成图案化硬罩幕层，其中蚀刻制程同时产生沉积于图案化硬罩幕层的多个侧壁上的介电层，介电层含有掺杂剂；以及通过使用图案化硬罩幕层和介电层共同作为蚀刻罩幕蚀刻基板来形成鳍片。
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公开(公告)号：CN110970552A
公开(公告)日：2020-04-07
申请号：CN201910927000.9
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及磁存储器器件。该磁存储器器件包括：底部电极；选择器层，设置在底部电极上方；以及MTJ堆叠件，设置在选择器层上方，并且包括参考层和自由层，自由层设置在参考层上方并且通过隧道阻挡层与参考层分隔开。磁存储器器件还包括设置在MTJ堆叠件上方的调制层以及设置在开关阈值调制层上方的顶部电极。选择器层配置为基于所施加的偏压来导通和关闭电流。本发明的实施例还涉及集成系统芯片。
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公开(公告)号：CN109427683A
公开(公告)日：2019-03-05
申请号：CN201711229436.8
申请日：2017-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 本揭示内容公开了一种形成半导体装置的方法。方法包括提供具有基板和在基板之上的硬罩幕层的装置；形成心轴于硬罩幕层之上；沉积材料层于心轴的多个侧壁上；植入掺杂剂到材料层中；使用心轴和材料层作为蚀刻罩幕来执行蚀刻制程于硬罩幕层上，从而形成图案化硬罩幕层，其中蚀刻制程同时产生沉积于图案化硬罩幕层的多个侧壁上的介电层，介电层含有掺杂剂；以及通过使用图案化硬罩幕层和介电层共同作为蚀刻罩幕蚀刻基板来形成鳍片。
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公开(公告)号：CN102169835B
公开(公告)日：2013-06-12
申请号：CN201110036060.5
申请日：2011-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8238 , H01L29/78 , H01L29/08
CPC classification number: H01L29/7833 , H01L21/2652 , H01L21/26586 , H01L21/823807 , H01L21/823814 , H01L21/823864 , H01L29/517 , H01L29/66628 , H01L29/7848
Abstract: 本发明公开了一种集成电路元件及其制造方法。所揭示集成电路元件的制造方法包括提供一基板；形成一栅极结构在该基板上；形成一磊晶层在基板的源极与漏极区域，该源极与漏极区域内有该栅极结构插入其中；待形成磊晶层后，在该源极与漏极区域内形成一轻度掺杂的源极与漏极(LDD)特征。
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Patent Agency Ranking
公开(公告)号：CN113380851B
公开(公告)日：2024-12-24
申请号：CN202110594773.7
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在衬底上方形成磁性隧道结(MTJ)存储器单元和金属蚀刻掩模部分。在金属蚀刻掩模部分上方沉积至少一个介电蚀刻停止层，并且在至少一个介电蚀刻停止层上方沉积通孔级介电层。可以穿过通孔级介电层蚀刻通孔腔，并且至少一个介电蚀刻停止层的顶面物理暴露。可以通过去除至少一个介电蚀刻停止层和金属蚀刻掩模部分的部分来垂直延伸通孔腔。直接在顶部电极的位于通孔腔中的顶面上形成接触通孔结构，以提供至顶部电极的低电阻接触件。本申请的实施例还涉及MTJ存储器器件及其形成方法和形成存储器器件的方法。
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公开(公告)号：CN116583113A
公开(公告)日：2023-08-11
申请号：CN202310311611.7
申请日：2023-03-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 一种集成电路装置，包含以不含氯的前驱物所形成的铁电层。根据本公开，铁电层可形成为不含氯。邻近铁电层的结构亦以不含氯的前驱物来形成。邻近的结构中不含氯防止了氯扩散至铁电层之中，以及防止了在与铁电层的界面形成氯复合物。铁电层可用于存储装置中，诸如铁电场效晶体管。铁电层不含氯改善了依时性介电崩溃速率和偏压温度不稳定。
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公开(公告)号：CN115589765A
公开(公告)日：2023-01-10
申请号：CN202211406598.5
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了一种半导体器件及其形成方法。所述方法包括在衬底上方形成底部电极层。在所述底部电极层上方形成磁隧道结(MTJ)层。在所述MTJ层上方形成顶部电极层。图案化所述顶部电极层。在图案化所述顶部电极层之后，在所述MTJ层和所述底部电极层上实施一个或者多个工艺周期。图案化的顶部电极层、图案化的MTJ层、以及图案化的底部电极层形成MTJ结构。所述一个或者多个工艺周期的每一个包括：在所述MTJ层和所述底部电极层上以第一持续时间实施蚀刻工艺，以及在所述MTJ层和所述底部电极层上以第二持续时间实施磁处理。
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公开(公告)号：CN105023840B
公开(公告)日：2018-03-20
申请号：CN201510307239.8
申请日：2010-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/306 , H01L21/3065 , H01L21/336 , H01L29/78
CPC classification number: H01L29/66636 , H01L21/28518 , H01L21/30608 , H01L21/3065 , H01L29/66545 , H01L29/66621 , H01L29/66628 , H01L29/7834 , H01L29/7848
Abstract: 本发明提供一种具有应力沟道(strained channel)的半导体装置以及制造该装置的方法。此半导体装置具有形成在沟道凹陷上的栅极。以应力引发材料(stress‑inducing material)填入形成于栅极两侧的第一凹陷及第二凹陷，该应力引发材料扩展进入源极/漏极延伸(source/drain extension)与栅极边缘重叠的区域。在一实施例中，沟道凹陷及/或第一与第二凹陷的侧壁可为沿着{111}刻面。本发明相较于其他已知系统可在沟道区显示较高且较均匀的应力。
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公开(公告)号：CN102263087B
公开(公告)日：2014-07-09
申请号：CN201010589516.6
申请日：2010-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/00 , H01L29/78 , H01L29/51 , H01L21/265 , H01L21/285 , H01L21/762
CPC classification number: H01L29/7848 , H01L21/26513 , H01L21/26586 , H01L21/30608 , H01L21/823807 , H01L21/823814 , H01L29/165 , H01L29/6659 , H01L29/66636 , H01L29/7833
Abstract: 本发明提供一种半导体元件及其制作方法，该半导体元件包括：一基板，具有一第一应变区与一第二应变区；一第一晶体管，具有一第一栅极，第一栅极设置于基板上，第一应变区与第一栅极之间间隔一第一间距；以及一第二晶体管，具有一第二栅极，第二栅极设置于基板上，第二应变区与第二栅极之间间隔一第二间距，且第二间距大于第一间距。本发明可提供关于最佳化的弹性的优点。此外，可调整离子注入工艺以调整基板区域的注入部分的横向蚀刻速度。
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