公开(公告)号：CN111223935A

公开(公告)日：2020-06-02

申请号：CN201911181095.0

申请日：2019-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 游佳达 ,  黄彦杰 ,  吕伟元 ,  杨丰诚 ,  陈燕铭

IPC: H01L29/78 ,  H01L29/08

Abstract: 提供一种具有波状接触窗轮廓的半导体装置，及其制造方法。一种示范的半导体装置包括鳍片、栅极结构、源极/漏极特征、以及接触窗。鳍片设置在基板上方，其中鳍片包括通道区以及源极/漏极区；栅极结构设置在基板上方以及鳍片的通道区上方；源极/漏极特征外延成长在鳍片的源极/漏极区中，其中源极/漏极特征包括顶部外延层以及形成在顶部外延层下方的下部外延层，并且下部外延层包括波状顶表面；接触窗具有与源极/漏极特征的下部外延层的波状顶表面配合接合的波状底表面。

公开(公告)号：CN110875190A

公开(公告)日：2020-03-10

申请号：CN201910816465.7

申请日：2019-08-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴以雯 ,  李振铭 ,  杨复凯 ,  王美匀 ,  林俊安 ,  吕伟元 ,  王冠人 ,  王鹏

IPC: H01L21/336 ,  H01L29/78

Abstract: 半导体制造的方法包括提供半导体结构，该半导体结构具有衬底以及位于衬底之上的第一、第二、第三和第四鳍。该方法还包括在第一和第二鳍上形成n型外延源极/漏极(S/D)部件，在第三和第四鳍上形成p型外延S/D部件，以及对半导体结构实施选择性蚀刻工艺以去除n型外延S/D部件和p型外延S/D部件的上部，使得从n型外延S/D部件比从p型外延S/D部件去除更多。本发明的实施例还涉及半导体器件。

公开(公告)号：CN104241366A

公开(公告)日：2014-12-24

申请号：CN201410219414.3

申请日：2014-05-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡俊雄 ,  吕伟元 ,  詹前泰 ,  李威养 ,  林大文

IPC: H01L29/78 ,  H01L29/08 ,  H01L21/336

CPC classification number: H01L21/26586 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明提供了在finFET器件的源极区和漏极区内形成位错的机制的实施例。该机制包括使鳍凹进以及去除隔离结构中的邻近鳍的介电材料以增大用于形成位错的外延区域。该机制还包括在凹进的源极区和漏极区内进行外延生长之前或之后，执行预非晶化注入(PAI)工艺。PAI工艺之后的退火工艺能够在源极区和漏极区内生长一致的位错。可一致地形成源极区和漏极区(或应力源区域)内的位错以在源极区和漏极区内产生目标应变，从而提高NMOS器件的载流子迁移率和器件性能。

公开(公告)号：CN102194680B

公开(公告)日：2013-07-24

申请号：CN201010241532.6

申请日：2010-07-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 冯家馨 ,  王海艇 ,  蔡瀚霆 ,  郑振辉 ,  吕伟元 ,  罗先庆 ,  陈冠仲

IPC: H01L21/28 ,  H01L21/336

CPC classification number: H01L29/7833 ,  H01L21/76834 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/7834 ,  H01L29/7836

Abstract: 本发明涉及集成电路的制造方法，尤其涉及一种具栅极结构的半导体装置的制造方法。一种栅极结构的制造方法包括：提供一硅基板；沉积并图案化一虚置氧化层和一虚置栅极电极层于基板上；形成一牺牲层环绕虚置氧化层和虚置栅极电极层；形成一含氮介电层环绕牺牲层；形成一层间介电层环绕含氮介电层；移除虚置栅极电极层；移除虚置氧化层；移除牺牲层以形成一开口于含氮介电层中；沉积一栅极介电层；以及沉积一栅极电极。本发明的栅极结构增加的尺寸足够宽以容纳“后高介电常数”工艺的栅极介电层厚度，由此维持此元件的效能。

公开(公告)号：CN102222694A

公开(公告)日：2011-10-19

申请号：CN201010250734.7

申请日：2010-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑振辉 ,  冯家馨 ,  蔡瀚霆 ,  蔡明桓 ,  范玮寒 ,  宋学昌 ,  王海艇 ,  吕伟元 ,  罗先庆 ,  陈冠仲

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/66636 ,  H01L21/28518 ,  H01L21/30608 ,  H01L21/3065 ,  H01L29/66545 ,  H01L29/66621 ,  H01L29/66628 ,  H01L29/7834 ,  H01L29/7848

Abstract: 本发明提供一种具有应力沟道(strained channel)的半导体装置以及制造该装置的方法。此半导体装置具有形成在沟道凹陷上的栅极。以应力引发材料(stress-inducing material)填入形成于栅极两侧的第一凹陷及第二凹陷，该应力引发材料扩展进入源极/漏极延伸(source/drain extension)与栅极边缘重叠的区域。在一实施例中，沟道凹陷及/或第一与第二凹陷的侧壁可为沿着{111}刻面。本发明相较于其他已知系统可在沟道区显示较高且较均匀的应力。

公开(公告)号：CN112599591B

公开(公告)日：2025-01-17

申请号：CN202011456725.3

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡俊雄 ,  吕伟元

IPC: H10D62/17 ,  H10D62/13 ,  H10D64/27 ,  H10D30/60 ,  H10D84/83

Abstract: 本发明的实施例提供了一种半导体器件，包括：掺杂的半导体材料层，设置在衬底上；未掺杂的半导体材料层，设置在所述掺杂的半导体材料层上，所述未掺杂的半导体材料层包括背离所述衬底的顶面；栅极结构，设置在所述未掺杂的半导体材料层上，所述栅极结构包括栅电极和栅介电层；轻掺杂漏极(LDD)区，设置在所述衬底中并且与所述未掺杂的半导体材料层直接交界；以及侧壁间隔件，沿着所述栅极结构的侧壁设置并且延伸至所述未掺杂的半导体材料层的顶面，使得所述侧壁间隔件物理接触所述未掺杂的半导体材料层的顶面，所述侧壁间隔件设置在所述轻掺杂漏极区的至少部分上。

公开(公告)号：CN115863407A

公开(公告)日：2023-03-28

申请号：CN202210992561.9

申请日：2022-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 曾思惟 ,  吕伟元 ,  李威养 ,  林家彬 ,  高慈炜

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本申请的实施例提供了形成半导体器件的方法和半导体结构。根据本公开的形成半导体器件的方法包括接收工件，该工件包括设置在第一有源区域上方的第一栅极结构、设置在第二有源区域上方的第二栅极结构、沿着第一栅极结构的侧壁延伸并且至少部分地设置在第一有源区域的顶表面上方的第一栅极间隔件、沿着第二栅极结构的侧壁延伸并且至少部分地设置在第二有源区域的顶表面上方的第二栅极间隔件、以及源极/漏极部件。该方法还包括用远程氢或氧自由基处理第一栅极间隔件的部分和第二栅极间隔件的部分，去除处理的部分，并且在去除之后，在源极/漏极部件上方沉积金属填充材料。

公开(公告)号：CN115084029A

公开(公告)日：2022-09-20

申请号：CN202210524245.9

申请日：2022-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖韦仁 ,  吕伟元 ,  林家彬

IPC: H01L21/8238

Abstract: 根据本公开的方法包括在基板上方沉积包括由牺牲层交错的通道层的堆叠，在基板的第一区和第二区中形成第一鳍状结构和第二鳍状结构，在第一鳍状结构上方沉积第一虚设栅极堆叠并且在第二鳍状结构上方沉积第二虚设栅极堆叠，凹蚀第一鳍状结构和第二鳍状结构的源极/漏极区以形成第一源极/漏极沟槽和第二源极/漏极沟槽，选择性地和部分地蚀刻牺牲层以形成第一内部间隔物凹槽和第二内部间隔物凹槽，在第一内部间隔物凹槽中形成第一内部间隔部件，以及在第二内部间隔物凹槽中形成第二内部间隔部件。第一内部间隔部件的组成不同于第二内部间隔部件的组成。

公开(公告)号：CN114122135A

公开(公告)日：2022-03-01

申请号：CN202110935753.1

申请日：2021-08-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖韦仁 ,  吕伟元 ,  尤志豪 ,  林家彬

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L21/336

Abstract: 本公开提供一种半导体结构。根据本发明实施例的半导体结构包含第一通道构件和设置在第一通道构件上的第二通道构件，耦接至第一通道构件的第一通道延伸部件，耦接至第二通道构件的第二通道延伸部件，以及设置在第一通道延伸部件与第二通道延伸部件之间的内部间隙物部件。

公开(公告)号：CN104037224B

公开(公告)日：2017-07-21

申请号：CN201310231593.8

申请日：2013-06-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕伟元 ,  舒丽丽 ,  黃俊鸿 ,  李启弘 ,  陈志辉

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L21/823418 ,  H01L29/0843 ,  H01L29/086 ,  H01L29/0869 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/66053 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66689 ,  H01L29/7834 ,  H01L29/7842 ,  H01L29/7848

Abstract: 本文公开了设计的用于n型MOSFET的源极/漏极区以及具有场效应晶体管的集成电路器件，该场效应晶体管包括具有第一层和第二层的源极区和漏极区。在沟道区的平面下方形成第一层。第一层包括掺杂硅和碳，其晶格结构小于硅的晶格结构。第二层形成在第一层上方并高出沟道区的平面。第二层由含有掺杂外延生长硅的材料形成。第二层的碳原子分数小于第一层的碳原子分数的一半。第一层在沟道区的表面下方形成至少10nm的深度。这种结构促进了形成浅结的源极/漏极延伸区的形成。这种器件提供了具有低阻抗的源极和漏极同时相对更能够抵抗短沟道效应。