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公开(公告)号：CN107393902A
公开(公告)日：2017-11-24
申请号：CN201710282433.4
申请日：2017-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/60
CPC classification number: H01L27/2463 , H01L23/5226 , H01L23/528 , H01L27/2436 , H01L45/1233 , H01L45/146 , H01L45/1608 , H01L45/1675 , H01L24/43
Abstract: 本发明实施例涉及具有接触RRAM(电阻式随机存取存储器)器件的上电极的互连线的集成电路，以及形成方法。在一些实施例中，集成电路包括具有设置于下电极和上电极之间的介电数据存储层的RRAM器件。互连线接触上电极的上表面，并且互连通孔布置在互连线上。互连通孔从互连线的一个或多个最外侧壁回缩。互连线具有相对大的尺寸，其提供互连线和上电极之间的良好电连接，从而增加RRAM器件的工艺窗口。本发明实施例涉及用于RRAM技术的金属接合方法。
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公开(公告)号：CN107086049A
公开(公告)日：2017-08-22
申请号：CN201710083075.4
申请日：2017-02-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 本公开实施例提供一种电阻式随机存取存储器阵列的操作方法与集成电路芯片，执行电阻式随机存取存储器(RRAM)单元的读取操作的方法与装置。通过施加非零偏压至未选择的位元线与选择线，借此在不损害对应的存取晶体管的情况下增加读取电流窗口。在一些实施例中，可通过施加第一读取电压至耦接包括被选择的RRAM装置的一RRAM单元列的字线，藉此启动字线。第二读取电压被施加至耦接被选择的RRAM装置的第一电极的位元线。一或多个非零偏压被施加在耦接RRAM单元列中具有未选择的RRAM装置的RRAM单元的位元线与选择线。
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公开(公告)号：CN106972038A
公开(公告)日：2017-07-21
申请号：CN201611222577.2
申请日：2016-12-27
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1253 , H01L27/2436 , H01L45/08 , H01L45/122 , H01L45/146 , H01L45/1666 , H01L45/1691 , H01L27/24 , H01L45/16
Abstract: 本发明的实施例涉及集成电路，该集成电路包括半导体衬底和设置在半导体衬底上方的互连结构。互连结构包括下部金属层、设置在下部金属层上方的中间金属层和设置在中间金属层上方的上部金属层。下部金属层的上表面和中间金属层的下表面通过第一距离垂直间隔开。电阻式随机存取存储器(RRAM)单元布置在下部金属层与上部金属层之间。RRAM单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极。数据存储层垂直跨越比第一距离大的第二距离。本发明的实施例还提供了一种形成电阻式随机存取存储器单元的方法。
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公开(公告)号：CN104037187B
公开(公告)日：2017-03-01
申请号：CN201310228967.0
申请日：2013-06-08
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1608 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/12 , H01L45/1233 , H01L45/1253 , H01L45/146 , H01L45/1675
Abstract: 本发明提供了具有双间隔件的一晶体管和一阻变随机存取存储器的结构，并且还提供了一种阻变随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。RRAM结构包括：底电极，具有通孔部分和顶部；阻变材料层，位于底电极上并且其宽度与底电极的顶部的宽度相同；覆盖层，位于底电极上方；第一间隔件，围绕覆盖层和顶电极；第二间隔件，围绕底电极的顶部和第一间隔件；以及顶电极。RRAM单元还包括将RRAM结构的顶电极连接至金属层的导电材料。
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公开(公告)号：CN103811496B
公开(公告)日：2016-08-31
申请号：CN201310036581.X
申请日：2013-01-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L21/28273 , H01L27/11517 , H01L29/42328 , H01L29/7881
Abstract: 本发明提供了用于具有提高编程效率的非易失性存储单元的方法和装置。公开了一种装置，包括在形成半导体衬底上方的浮置栅极的一部分上方所形成的控制栅极。控制栅极包括紧邻半导体衬底中的源极区的源极侧的侧壁间隔件和漏极侧的侧壁间隔件，浮置栅极具有紧邻源极区的未被控制栅极覆盖的上表面部分，位于源极侧的侧壁间隔件和浮置栅极紧邻源极区的上表面上方的聚合物间电介质；以及形成在源极区上方、覆盖聚合物间电介质并且紧邻控制栅极的源极侧的侧壁的擦除栅极，擦除栅极覆盖浮置栅极紧邻源极区的上表面至少一部分。提供了形成装置的方法。
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Patent Agency Ranking
公开(公告)号：CN105826466A
公开(公告)日：2016-08-03
申请号：CN201510755878.0
申请日：2015-11-09
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/08 , H01L45/1233 , H01L45/1253 , H01L45/146 , H01L45/1608 , H01L45/1675 , H01L27/2463
Abstract: 提供了具有基于V族氧化物和氧化铪的高κ层的电阻式随机存取存储器(RRAM)单元。RRAM单元包括底部电极层；V族氧化物层，布置在底部电极层上方；和氧化铪基层，布置在V族氧化物层上方并且邻接V族氧化物层。RRAM单元还包括覆盖层，布置在氧化铪基层上方并且邻接氧化铪基层；以及顶部电极层，布置在覆盖层上方。还提供了一种用于制备RRAM单元的方法。本发明实施例涉及改进的电阻式随机存取存储器(RRAM)结构。
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公开(公告)号：CN104766925A
公开(公告)日：2015-07-08
申请号：CN201410206669.6
申请日：2014-05-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/146 , H01L27/2436 , H01L45/08 , H01L45/1233 , H01L45/1253 , H01L45/1675
Abstract: 本发明涉及一种阻变式随机存取存储器(RRAM)器件结构，其中，在沉积HK HfO电阻转换层之前沉积Ti金属覆盖层。这里，覆盖层位于HK HfO层的下方，从而不会在RRAM顶电极蚀刻期间造成损伤。覆盖层的外侧壁与HfO层的侧壁基本对齐，从而在将来的蚀刻步骤中可能发生的任何损伤将会发生在远离HK HfO层中的氧空位细丝(导电细丝)的覆盖层的外侧壁处。因此，本发明中的这种结构改善了数据保持。本发明公开了通过在HK HfO之前沉积Ti覆盖层改善RRAM的数据保持。
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公开(公告)号：CN104517639A
公开(公告)日：2015-04-15
申请号：CN201310744314.8
申请日：2013-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/56
CPC classification number: G11C13/003 , G11C13/0002 , G11C13/0059 , G11C13/0069 , G11C13/0097 , G11C2013/0071 , G11C2213/79
Abstract: 本发明提供了存储器单元的击穿保护。本发明公开了一种包括下列操作的方法。在复位操作期间，将第一电压施加至一行存储器单元中的每个存储器单元的存取晶体管的栅极，其中，存取晶体管的第一源极/漏极电连接至同一存储器单元中的阻变式随机存取存储器（RRAM）器件的第一电极。当将第一电压施加至存取晶体管的栅极时，将抑制电压施加至多个未选择的存储器单元中的每个存储器单元的RRAM器件的第二电极或存取晶体管的第二源极/漏极。
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公开(公告)号：CN101207031A
公开(公告)日：2008-06-25
申请号：CN200710106856.7
申请日：2007-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/423
CPC classification number: H01L21/28273 , Y10S438/981
Abstract: 本发明是有关于一种记忆单元及其制造方法。一种具降低且较均匀的顺向穿隧电压的快闪式记忆单元的浮置栅极结构的制造方法。此方法至少包括：形成至少二浮置栅极于一基材上；形成一掩模于每一浮置栅极上，每一掩模具有一部分邻近于各自的浮置栅极的一尖端，且每一掩模的部分具有一已知厚度，其中这些掩模的部分的已知厚度彼此不同；以及蚀刻上述掩模以将这些掩模的部分的已知厚度缩减至一降低厚度，其中这些掩模的具降低厚度的部分具有一均匀厚度。
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公开(公告)号：CN101034721A
公开(公告)日：2007-09-12
申请号：CN200610129199.3
申请日：2006-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/788 , H01L29/423 , H01L27/115 , H01L21/336 , H01L21/28 , H01L21/8247
CPC classification number: H01L29/42324 , H01L27/115 , H01L27/11521 , H01L29/7885
Abstract: 本发明揭示一种分离栅极式存储单元及其形成方法。一浮置栅极设置在一衬底上并与其绝缘。衬底具有一有源区，它由一对形成在衬底内的隔离结构所分隔而成。浮置栅极设置在该对栅极结构之间且不与其上表面重叠。一上盖层设置在浮置栅极上。一控制栅极设置在浮置栅极的侧壁且与其绝缘并局部延伸至上盖层的上表面。一源极区形成在衬底内并靠近浮置栅极的一侧。本发明的分离栅极式存储单元及其制造方法，具有较高的源极耦合率，同时又能缩小有源区的间距，可提高存储单元的编程和擦除效率，进一步提高集成电路性能。
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