-
公开(公告)号：CN118412021A
公开(公告)日：2024-07-30
申请号：CN202410409854.9
申请日：2024-04-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/16
Abstract: 本发明的实施例提供了一种磁阻随机存取存储器单元及其写入方法。实例性磁阻随机存取存储器(MRAM)单元被配置为存储多于一位。MRAM单元包括并联连接的第一磁性隧道结(MTJ)和第二MTJ。第一MTJ具有第一直径，第二MTJ具有第二直径，并且第二直径小于第一直径。MRAM单元还包括连接至第一MTJ和第二MTJ的晶体管、连接至第一MTJ和第二MTJ的位线、连接至晶体管的字线、以及连接至该晶体管的源极线。向MRAM单元写入的方法可以包括根据MRAM单元的初始存储状态和期望存储状态向MRAM单元提供一个或多个写入电压(例如，具有不同电平)。本发明的实施例还提供了一种非易失性存储器结构。
-
公开(公告)号：CN110957422B
公开(公告)日：2023-09-26
申请号：CN201910911643.4
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
-
公开(公告)号：CN110957422A
公开(公告)日：2020-04-03
申请号：CN201910911643.4
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
-
公开(公告)号：CN106356448A
公开(公告)日：2017-01-25
申请号：CN201610530486.9
申请日：2016-07-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及一种磁阻随机存取存储器(MRAM)单元。该单元包括底电极，该底电极具有被周围的底电极部分包围的中心的底电极部分。导电底电极的阶梯区域将中心和周围的底电极部分相互连接，以使中心部分的上表面相对于周围部分的上表面凹陷。磁隧道结(MTJ)具有设置在中心的底电极部分上方和布置在阶梯区域之间的MTJ外侧壁。顶电极设置在MTJ的上表面上方。还公开了其他器件和方法。本发明的其它实施例涉及一种用于制造磁阻随机存取存储器(MRAM)单元的方法以及一种集成电路。
-
公开(公告)号：CN104659050A
公开(公告)日：2015-05-27
申请号：CN201410333765.7
申请日：2014-07-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1233 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/08 , H01L45/085 , H01L45/12 , H01L45/122 , H01L45/124 , H01L45/1253 , H01L45/146 , H01L45/147 , H01L45/16 , H01L45/1666 , H01L45/1683
Abstract: 一种集成电路器件包括：形成在衬底上方的电阻式随机存取存储器(RRAM)单元。RRAM单元包括具有上表面的顶电极。阻挡层覆盖上表面的一部分。通孔延伸在电介质的基质内的顶电极之上。顶电极的上表面包括与阻挡层交界的区域和与通孔交界的区域。与通孔交界的上表面的区域环绕与阻挡层交界的上表面的区域。当以这种方式构建时，在加工期间，阻挡层用以保护RRAM单元不受蚀刻破坏，从而不干扰上面的通孔和顶电极之间的接触。本发明包括RRAM器件的顶电极阻挡层。
-
Patent Agency Ranking
公开(公告)号：CN104167422A
公开(公告)日：2014-11-26
申请号：CN201410206061.3
申请日：2014-05-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/146 , H01L45/08 , H01L45/1253 , H01L45/1616 , H01L45/1675
Abstract: 本发明提供了一种半导体结构，该半导体结构包括存储区。在存储区上设置存储器结构。存储器结构包括第一电极、可变电阻层、保护间隔件以及第二电极。第一电极具有位于存储区上的顶面和第一外侧壁表面。可变电阻层具有第一部分和第二部分。第一部分设置在第一电极的顶面的上方而第二部分从第一部分处向上延伸。保护间隔件设置在第一电极的顶面的部分的上方并且至少包围可变电阻层的第二部分。保护间隔件可被配置为保护可变电阻层内的至少一条导电路径。保护间隔件具有与第一电极的第一外侧壁表面基本对齐的第二外侧壁表面。第二电极设置在可变电阻层的上方。本发明还提供了一种形成可变电阻存储器结构的方法。
-
公开(公告)号：CN119521658A
公开(公告)日：2025-02-25
申请号：CN202411560982.X
申请日：2024-11-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B12/00 , H10B63/00 , G11C11/408
Abstract: 本申请的实施例公开了存储器器件及其形成方法。存储器器件包括存储器阵列，该存储器阵列包括布置在多行上的多个存储器单元，所述行分别包括多个字线、耦合到偶数字线的第一组存储器单元和耦合到奇数字线的第二组存储器单元。偶数字线设置在垂直形成在衬底上方的多个金属化层中的第一层中，其中偶数字线沿第一横向延伸，并包括沿垂直于第一横向的第二横向延伸的第一缝合部分。奇数字线设置在多个金属化层中的第二层中，其中奇数字线沿第一横向延伸，并包括在第二横向延伸的第二缝合部分。
-
公开(公告)号：CN104517639B
公开(公告)日：2017-10-27
申请号：CN201310744314.8
申请日：2013-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/56
CPC classification number: G11C13/003 , G11C13/0002 , G11C13/0059 , G11C13/0069 , G11C13/0097 , G11C2013/0071 , G11C2213/79
Abstract: 本发明提供了存储器单元的击穿保护。本发明公开了一种包括下列操作的方法。在复位操作期间，将第一电压施加至一行存储器单元中的每个存储器单元的存取晶体管的栅极，其中，存取晶体管的第一源极/漏极电连接至同一存储器单元中的阻变式随机存取存储器（RRAM）器件的第一电极。当将第一电压施加至存取晶体管的栅极时，将抑制电压施加至多个未选择的存储器单元中的每个存储器单元的RRAM器件的第二电极或存取晶体管的第二源极/漏极。
-
公开(公告)号：CN105977376A
公开(公告)日：2016-09-28
申请号：CN201510831564.4
申请日：2015-11-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L43/08 , G11C11/16 , H01L27/228 , H01L43/12
Abstract: 本发明提供一种形成包括垂直MTJ(磁性隧道结)的磁阻式随机存取存储器(MRAM)器件的方法。该方法包括在底部电极层上方形成磁性隧道结(MTJ)。顶部电极层形成在MTJ的上表面的上方，并且硬掩模形成在顶部电极层的上表面的上方。执行第一蚀刻穿过未被硬掩模掩蔽的顶部电极层和MTJ的未被硬掩模掩蔽的区域，以形成顶部电极和蚀刻的MTJ。形成侧壁间隔件，侧壁间隔件从硬掩模或顶部电极的上表面、沿着顶部电极和蚀刻的MTJ的侧壁延伸，到达底部电极的上表面之下的位置处或与底部电极的上表面大致齐平的位置处。还提供生成的MRAM器件结构。本发明提供了用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结。
-
公开(公告)号：CN112133721B
公开(公告)日：2023-08-22
申请号：CN202010597621.8
申请日：2020-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B61/00 , H01L29/10 , H10N50/10 , H10N50/01 , H01L23/528
Abstract: 本发明提供了一种用于形成减小面积的MRAM存储器单元的系统和方法，该MRAM存储器单元包括衬底、位于衬底上面的晶体管和位于晶体管上面的磁隧道结。该晶体管包括第一和第二源极区域、位于第一和第二源极区域之间的漏极区域、位于漏极区域和第一源极区域之间的至少一个第一沟道区域、位于漏极区域和第二源极区域之间的至少一个第二沟道区域、位于至少一个第一沟道区域上面的第一栅极结构和位于至少一个第二沟道区域上面的第二栅极结构。第一和第二金属层位于晶体管上面。第一和第二金属层配置为将公共源极线信号耦合至第一和第二源极区域。本发明的实施例还涉及MRAM存储器单元及其形成方法。
-
-
-
-
-
-
-
-
-
Search Results
23
records
(took 0.028 seconds)
