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公开(公告)号：CN101853813A
公开(公告)日：2010-10-06
申请号：CN200910165189.9
申请日：2009-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336 , H01L27/088 , H01L29/78
CPC classification number: H01L29/66545 , H01L21/823807 , H01L21/823864 , H01L29/0847 , H01L29/165 , H01L29/4966 , H01L29/517 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7848
Abstract: 本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括形成一栅极堆叠于一硅基底之上，形成虚置间隙子于该栅极堆叠的侧壁上，各向同性地蚀刻该硅基底以形成凹陷区于该栅极堆叠的一侧，形成一半导体材料于所述凹陷区之内，该半导体材料相异于该硅基底；移除所述虚置间隙子，形成多个栅极间隙子层，其具有氧化物-氮化物-氧化物配置于该栅极堆叠与该半导体材料上，以及蚀刻所述间隙子层以形成栅极间隙子于该栅极堆叠的侧壁上。本发明优点在于该应变界面可提升半导体装置的载流子迁移率；另一优点在于多层配置的间隙子以及最佳化的蚀刻步骤以克服间隙子残留问题；再一优点在于所述方法可相容于CMOS工艺流程且可容易地实行。
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公开(公告)号：CN110957422B
公开(公告)日：2023-09-26
申请号：CN201910911643.4
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
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公开(公告)号：CN101315928B
公开(公告)日：2012-02-29
申请号：CN200710195381.3
申请日：2007-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L27/088 , H01L23/522
CPC classification number: H01L27/0207 , H01L27/11 , H01L27/1104
Abstract: 本发明涉及一种半导体结构，其包含排列为多个列及多个行的单元金氧半(MOS)组件的一数组。每一单元MOS组件包含安排于一列方向的一主动区域以及安排于一行方向的一栅极电极。半导体结构还包含在数组中的一第一单元MOS组件以及在数组中的一第二单元MOS组件，其中第一及第二单元MOS组件的主动区域具有不同的导电型式。
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公开(公告)号：CN101661902B
公开(公告)日：2011-12-14
申请号：CN200910163582.4
申请日：2009-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/28 , H01L27/06 , H01L29/423
CPC classification number: H01L27/0629 , H01L21/82345 , H01L27/088 , H01L29/66545 , Y10S438/926
Abstract: 本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；于上述半导体基板上方形成至少一个电阻结构，其包括一栅极；暴露至少一个上述电阻结构的上述栅极的一部分；于上述半导体基板上方及包括上述栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述虚设栅极，以形成一开口；于至少一个上述栅极结构的上述开口中形成一金属栅极。本发明于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。
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Patent Agency Ranking
公开(公告)号：CN101315928A
公开(公告)日：2008-12-03
申请号：CN200710195381.3
申请日：2007-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L27/088 , H01L23/522
CPC classification number: H01L27/0207 , H01L27/11 , H01L27/1104
Abstract: 本发明涉及一种半导体结构，其包含排列为多个列及多个行的单元金氧半(MOS)组件的一数组。每一单元MOS组件包含安排于一列方向的一主动区域以及安排于一行方向的一栅极电极。半导体结构还包含在数组中的一第一单元MOS组件以及在数组中的一第二单元MOS组件，其中第一及第二单元MOS组件的主动区域具有不同的导电型式。
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公开(公告)号：CN101789368B
公开(公告)日：2012-02-01
申请号：CN200910169144.9
申请日：2009-09-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/78 , H01L21/336
CPC classification number: H01L29/42376 , H01L21/28079 , H01L21/28088 , H01L21/28105 , H01L29/517 , H01L29/665 , H01L29/66545 , H01L29/6659
Abstract: 本发明提供一种半导体元件及其制造方法，该方法包括提供含有伪栅极结构形成于其上的基底，移除伪栅极结构形成沟槽，形成第一金属层在基底之上，填充沟槽的一部分，形成保护层在沟槽剩余的部分内，移除第一金属层未受到保护的部分，从沟槽内移除保护层，以及形成第二金属层在基底之上以填充沟槽。本发明可实施后栅极工艺形成金属栅极结构，将沟槽开口处(例如顶部开口)的金属膜的突出物移除而减少。因此，后续沉积的填充金属层可以轻易地完全填充在沟槽内，形成金属栅极结构。因此，即使元件尺寸持续缩减至先进技术世代(例如45nm或以下)，仍可以降低和/或消除在金属栅极结构内形成空隙的风险。
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公开(公告)号：CN101789368A
公开(公告)日：2010-07-28
申请号：CN200910169144.9
申请日：2009-09-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/78 , H01L21/336
CPC classification number: H01L29/42376 , H01L21/28079 , H01L21/28088 , H01L21/28105 , H01L29/517 , H01L29/665 , H01L29/66545 , H01L29/6659
Abstract: 本发明提供一种半导体元件及其制造方法，该方法包括提供含有伪栅极结构形成于其上的基底，移除伪栅极结构形成沟槽，形成第一金属层在基底之上，填充沟槽的一部分，形成保护层在沟槽剩余的部分内，移除第一金属层未受到保护的部分，从沟槽内移除保护层，以及形成第二金属层在基底之上以填充沟槽。本发明可实施后栅极工艺形成金属栅极结构，将沟槽开口处(例如顶部开口)的金属膜的突出物移除而减少。因此，后续沉积的填充金属层可以轻易地完全填充在沟槽内，形成金属栅极结构。因此，即使元件尺寸持续缩减至先进技术世代(例如45nm或以下)，仍可以降低和/或消除在金属栅极结构内形成空隙的风险。
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公开(公告)号：CN101661902A
公开(公告)日：2010-03-03
申请号：CN200910163582.4
申请日：2009-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/28 , H01L27/06 , H01L29/423
CPC classification number: H01L27/0629 , H01L21/82345 , H01L27/088 , H01L29/66545 , Y10S438/926
Abstract: 本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；于上述半导体基板上方形成至少一个电阻结构，其包括一栅极；暴露至少一个上述电阻结构的上述栅极的一部分；于上述半导体基板上方及包括上述栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述虚设栅极，以形成一开口；于至少一个上述栅极结构的上述开口中形成一金属栅极。本发明于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。
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公开(公告)号：CN110957422A
公开(公告)日：2020-04-03
申请号：CN201910911643.4
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
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