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公开(公告)号：CN110970438B
公开(公告)日：2022-07-29
申请号：CN201910917271.6
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11502 , H01L27/11507
Abstract: 一些实施例涉及铁电随机存取存储器(FeRAM)器件。该FeRAM器件包括：底部电极结构和位于底部电极结构上面的顶部电极。顶部电极具有在顶部电极的最外侧壁之间测量的第一宽度。铁电结构将底部电极结构与顶部电极分隔开。铁电结构具有在铁电结构的最外侧壁之间测量的第二宽度。第二宽度大于第一宽度，使得铁电结构包括反映第一宽度和第二宽度之间的差的凸缘。介电侧壁间隔件结构设置在凸缘上，并且覆盖顶部电极的最外侧壁。本发明的实施例还涉及存储器器件及其形成方法。
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公开(公告)号：CN111863820A
公开(公告)日：2020-10-30
申请号：CN202010332129.8
申请日：2020-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507
Abstract: 在一些实施例中，本揭示实施例是关于一种集成晶片及形成集成晶片的方法，此集成晶片包括布置在基板上方的一或多个堆叠的层间介电层内的一或多个下部互连层。底部电极设置在一或多个互连层上方，并且顶部电极设置在底部电极上方。铁电层设置在底部电极的第一表面与顶部电极的第二表面之间并且接触此第一表面及此第二表面。铁电层包括沿着垂直于第二方向的第一方向延伸越过顶部电极及底部电极的外表面的突起，此第二方向与第一表面正交。突起被限定在沿着第一及第二表面延伸的线之间。
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公开(公告)号：CN107039346B
公开(公告)日：2020-01-10
申请号：CN201610912647.0
申请日：2016-10-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L27/24
Abstract: 本发明的实施例涉及一种包括由PMOS晶体管驱动的RRAM单元的集成芯片和相关的形成方法。在一些实施例中，集成芯片具有布置在半导体衬底内的PMOS晶体管。电阻式RRAM单元，布置在覆盖半导体衬底的层间介电(ILD)层内。RRAM单元具有第一导电电极，第一导电电极通过具有可变电阻的介电数据存储层与第二导电电极分隔开。第一导电电极通过一个或多个金属互连层连接到PMOS晶体管的漏极端。使用PMOS晶体管驱动RRAM单元，允许减少体效应的影响，因此，允许在低功耗和短时间下执行复位操作。
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公开(公告)号：CN108183107A
公开(公告)日：2018-06-19
申请号：CN201711218990.6
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11592
Abstract: 本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。
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公开(公告)号：CN115841986A
公开(公告)日：2023-03-24
申请号：CN202210553370.2
申请日：2022-05-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H10B53/00
Abstract: 本发明的实施例提供了一种集成芯片，包括衬底；下部介电结构，位于衬底上方；互连件，位于下部介电结构内；蚀刻停止层，位于下部介电结构上方；层间介电层，位于蚀刻停止层上方；一个或多个开口，延伸穿过层间介电层和蚀刻停止层；存储器单元，包括设置在一个或多个开口上方和一个或多个开口内下部电极、数据存储层和上部电极；其中，下部电极、数据存储层和上部电极中的每个延伸到一个或多个开口中并且位于横向于一个或多个开口的层间介电层上方。本发明的实施例还提供了形成集成芯片的方法。
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Patent Agency Ranking
公开(公告)号：CN107086049B
公开(公告)日：2020-12-01
申请号：CN201710083075.4
申请日：2017-02-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 本公开实施例提供一种电阻式随机存取存储器阵列的操作方法与集成电路芯片，执行电阻式随机存取存储器(RRAM)单元的读取操作的方法与装置。通过施加非零偏压至未选择的位元线与选择线，借此在不损害对应的存取晶体管的情况下增加读取电流窗口。在一些实施例中，可通过施加第一读取电压至耦接包括被选择的RRAM装置的一RRAM单元列的字线，藉此启动字线。第二读取电压被施加至耦接被选择的RRAM装置的第一电极的位元线。一或多个非零偏压被施加在耦接RRAM单元列中具有未选择的RRAM装置的RRAM单元的位元线与选择线。
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公开(公告)号：CN104167422B
公开(公告)日：2017-12-19
申请号：CN201410206061.3
申请日：2014-05-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/146 , H01L45/08 , H01L45/1253 , H01L45/1616 , H01L45/1675
Abstract: 本发明提供了一种半导体结构，该半导体结构包括存储区。在存储区上设置存储器结构。存储器结构包括第一电极、可变电阻层、保护间隔件以及第二电极。第一电极具有位于存储区上的顶面和第一外侧壁表面。可变电阻层具有第一部分和第二部分。第一部分设置在第一电极的顶面的上方而第二部分从第一部分处向上延伸。保护间隔件设置在第一电极的顶面的部分的上方并且至少包围可变电阻层的第二部分。保护间隔件可被配置为保护可变电阻层内的至少一条导电路径。保护间隔件具有与第一电极的第一外侧壁表面基本对齐的第二外侧壁表面。第二电极设置在可变电阻层的上方。本发明还提供了一种形成可变电阻存储器结构的方法。
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公开(公告)号：CN107086049A
公开(公告)日：2017-08-22
申请号：CN201710083075.4
申请日：2017-02-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 本公开实施例提供一种电阻式随机存取存储器阵列的操作方法与集成电路芯片，执行电阻式随机存取存储器(RRAM)单元的读取操作的方法与装置。通过施加非零偏压至未选择的位元线与选择线，借此在不损害对应的存取晶体管的情况下增加读取电流窗口。在一些实施例中，可通过施加第一读取电压至耦接包括被选择的RRAM装置的一RRAM单元列的字线，藉此启动字线。第二读取电压被施加至耦接被选择的RRAM装置的第一电极的位元线。一或多个非零偏压被施加在耦接RRAM单元列中具有未选择的RRAM装置的RRAM单元的位元线与选择线。
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公开(公告)号：CN106972038A
公开(公告)日：2017-07-21
申请号：CN201611222577.2
申请日：2016-12-27
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1253 , H01L27/2436 , H01L45/08 , H01L45/122 , H01L45/146 , H01L45/1666 , H01L45/1691 , H01L27/24 , H01L45/16
Abstract: 本发明的实施例涉及集成电路，该集成电路包括半导体衬底和设置在半导体衬底上方的互连结构。互连结构包括下部金属层、设置在下部金属层上方的中间金属层和设置在中间金属层上方的上部金属层。下部金属层的上表面和中间金属层的下表面通过第一距离垂直间隔开。电阻式随机存取存储器(RRAM)单元布置在下部金属层与上部金属层之间。RRAM单元包括通过具有可变电阻的数据存储层分离的底部电极和顶部电极。数据存储层垂直跨越比第一距离大的第二距离。本发明的实施例还提供了一种形成电阻式随机存取存储器单元的方法。
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公开(公告)号：CN104517639A
公开(公告)日：2015-04-15
申请号：CN201310744314.8
申请日：2013-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/56
CPC classification number: G11C13/003 , G11C13/0002 , G11C13/0059 , G11C13/0069 , G11C13/0097 , G11C2013/0071 , G11C2213/79
Abstract: 本发明提供了存储器单元的击穿保护。本发明公开了一种包括下列操作的方法。在复位操作期间，将第一电压施加至一行存储器单元中的每个存储器单元的存取晶体管的栅极，其中，存取晶体管的第一源极/漏极电连接至同一存储器单元中的阻变式随机存取存储器（RRAM）器件的第一电极。当将第一电压施加至存取晶体管的栅极时，将抑制电压施加至多个未选择的存储器单元中的每个存储器单元的RRAM器件的第二电极或存取晶体管的第二源极/漏极。
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